发明名称 |
Speicherschaltung |
摘要 |
Wird in einem Speicherzellenfeld 21 ein Lese-/Schreibbetrieb für die aus 7 Bits bestehenden Daten durchgeführt, bei denen aus 3 Bits bestehende Paritätsbits zu aus 4 Bits bestehenden Daten hinzugefügt werden, wird eine Fehlerkorrektur in Bezug auf jede der aus 7 Bits bestehenden Daten ausgeführt. Das Speicherzellenfeld 21 ist in Speichereinheiten 31 bis 37 unterteilt, die jede über 4 Bits verfügen, die entlang einer Richtung einer Datenwortleitung angeordnet sind. Beim Schreiben der aus 7 Bits bestehenden Daten in das Speicherzellenfeld 21 werden die voneinander unterschiedlichen der aus 7 Bits bestehenden Daten jeweils als geschriebene Bitdaten entlang der Richtung der Datenwortleitung in die Speichereinheiten 31 bis 37 geschrieben. Bei den aus 7 Bits bestehenden Daten verfügen die geschriebenen Bitdaten über einen Abstand von 4 Bits. Fehlerkorrekturschaltungen 24a bis 24d führen eine Fehlerkorrektur der aus 7 Bits bestehenden Daten in allen aus 7 Bits bestehenden Daten durch.
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申请公布号 |
DE10234684(A1) |
申请公布日期 |
2003.04.03 |
申请号 |
DE20021034684 |
申请日期 |
2002.07.30 |
申请人 |
MITSUBISHI DENKI K.K., TOKIO/TOKYO |
发明人 |
HATAKENAKA, MAKOTO;NII, KOJI;MANGYO, ATSUO;FUJINO, TAKESHI |
分类号 |
G11C11/413;G06F11/08;G06F11/10;G11C7/00;G11C7/24;G11C11/401;G11C29/00;G11C29/42;(IPC1-7):G11C29/00 |
主分类号 |
G11C11/413 |
代理机构 |
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代理人 |
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主权项 |
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地址 |
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