| 主权项 |
1.一种自动对准多位元快闪记忆细胞元,至少包含:一个第一导电型的半导体基板具有一个主动区被两个平行浅凹槽隔离(STI)区所隔离,其中上述之平行浅凹槽隔离区的每一区系填满一个突出场氧化物层;一个细胞元区形成于该半导体基板上且可分成三个区域:一个共源区、一个闸区、及一个共泄区,其中上述之闸区系位于该共源区及该共泄区之间;该共源区至少包含一个第一侧边墙介电垫层形成于该闸区的一个侧边墙及置于由位于该主动区的一个共源扩散区及位于该两个平行浅凹槽隔离区之两个蚀平第一突出场氧化物层所组成之一个第一平坦床的一部份表面上,一个共源导电管线形成于该第一侧边墙介电垫层之外的该第一平坦床上,及一个第一平面化厚二氧化矽层形成于该共源导电管线及该第一侧边墙介电垫层之上;该共泄区至少包含一个第二侧边墙介电垫层形成于该闸区的另一个侧边墙及置于由位于该主动区的一个共泄扩散区及位于该两个平行浅凹槽隔离区之两个蚀平第二突出场氧化物层所组成之一个第二平坦床的一部份表面上,一个共泄导电管线形成于该第二侧边墙介电垫层之外的该第二平坦床上,及一个第二平面化厚二氧化矽层形成于该共泄导电管线及该第二侧边墙介电垫层之上;该闸区至少包含位于该主动区之具有一个第一漂浮闸层形成于一个第一闸介电层之上的一个第一漂浮闸结构及具有一个第二漂浮闸层形成于一个第二闸介电层之上的一个第二漂浮闸结构,一个夹介电层形成于该第一漂浮闸结构及该第二漂浮闸结构之间,及一个平面化控制闸层由一个闸间介电层所隔开至少形成于该第一漂浮闸结构、该夹介电层、及该第二漂浮闸结构之上;以及一个第一连线金属层一并与该平面化控制闸层同时成形及蚀刻以形成与该共源∕泄导电管线互为垂直的一条字线。2.如专利申请范围第1项所述之自动对准多位元快闪记忆细胞元,其中上述之第一∕第二间介电层系一个热二氧化矽或氮化热二氧化矽层以作为一个穿透介电层而其厚度系介于80埃和120埃之间。3.如专利申请范围第1项所述之自动对准多位元快闪记忆细胞元,其中上述之第一∕第二闸介电层系一个二氧化矽-氮化矽-二氧化矽(ONO)或氮化矽-二氧化矽结构以作为一个储存单元而其等效二氧化矽厚度介于50埃和100埃之间。4.如专利申请范围第1项所述之自动对准多位元快闪记忆细胞元,其中上述之闸间介电层系一个二氧化矽-氮化矽-二氧化矽(ONO)或氮化矽-二氧化矽结构而其等效二氧化矽厚度介于80埃和120埃之间并且至少形成于位于该共源∕泄区之该第一∕第二平面化厚二氧化矽层、位于该平行浅凹槽隔离区之该突出场氧化物层、及位于该主动区的该第一∕第二漂浮闸和该夹介电层之上。5.如专利申请范围第1项所述之自动对准多位元快闪记忆细胞元,其中上述之闸间介电层系一个热复晶矽氧化物或氮化热复晶矽氧化物层而其厚度介于100埃和300埃之间并且仅形成于该主动区之该第一∕第二漂浮闸层及该夹介电层之上。6.如专利申请范围第1项所述之自动对准多位元快闪记忆细胞元,其中上述之共源∕泄导电管线系一个高掺杂复晶矽层覆盖一个金属矽化物层诸如一个矽化钨或其他折光金属矽化物层所组成及该高掺杂复晶矽层系作为形成一个该第二导电型之浅高掺杂扩散区于该共源∕泄扩散区内之一个杂质扩散源。7.如专利申请范围第1项所述之自动对准多位元快闪记忆细胞元,其中上述之第一连线金属层系一个铜或铝层置于一个障碍金属层诸如一个氮化钛(TiN)或氮化钽(TaN)层之上所组成且经由一个第三罩幕介电层对准于该主动区及两个侧边墙介电垫层形成于该第三罩幕介电层的每一个侧边墙之一个硬质罩幕层来成形。8.如专利申请范围第1项所述之自动对准多位元快闪记忆细胞元,其中该第一导电型的离子布植区系形成于该第二漂浮闸结构之下的该半导体基板内且至少包含一个浅离子布植区以作为临界电压的调整及一个深离子布植区以形成一个抵穿禁止区。9.如专利申请范围第1项所述之自动对准多位元快闪记忆细胞元,其中上述之平面化控制闸层系一个平面化高掺杂复晶矽层且矽化(silicided)有一个金属矽化物层诸如一个矽化钛(TiSi2)或矽化钴(CoSi2)层所组成且可以是一个平面化矽化物层形成于一个平面化高掺杂复晶矽层之内所组成。10.一种无接点多位元快闪记忆阵列,至少包含:一个第一导电型的半导体基板具有复数平行浅凹槽隔离(STI)区及复数主动区交变地形成该半导体基板上,其中上述之复数平行浅凹槽隔离区的每一区系填满一个突出场氧化物层;复数共源管线区及复数虚拟闸区交变地形成且与该复数平行浅凹槽隔离区互为垂直,其中:该复数虚拟闸区的每一区至少包含一对闸区形成于每一个侧边且一个共泄管线区位于该对闸区之间;该复数共源管线区的每一区至少包含一对第一侧边墙介电垫层形成于相邻虚拟闸区的每一个侧边墙之上及置于由位于该主动区之一个共源扩散区及位于该平行浅凹槽隔离区之一个蚀平第一突出场氧化物层所交变地组成的一个第一平坦床上,一个共源导电管线形成于该对第一侧边墙介电垫层之间的该第一平坦床上,及一个第一平面化厚二氧化矽层形成于该共源导电管线及该对第一侧边墙介电垫层之上;该共泄管线区的每一区至少包含一对第二侧边墙介电垫层形成于该对闸区的每一个侧边墙之上及置于由位于该主动区之一个共泄扩散区及位于该平行浅凹槽隔离区之一个蚀平第二突出场氧化物层所交变地组成的一个第二平坦床上,一个共泄导电管线形成于该对第二侧边墙介电垫层之间的该第二平坦床上,及一个第二平面化厚二氧化矽层形成于该共泄导电管线及该对第二侧边墙介电垫层之上;复数自动对准多位元快闪记忆细胞元系形成于该复数虚拟闸区之每一区内之该对闸区的每一区,其中上述之复数自动对准多位元快闪记忆细胞元的每一个至少包含位于该主动区之具有一个第一漂浮闸层形成于一个第一闸介电层之上的一个第一漂浮闸结构及具有一个第二漂浮闸层形成于一个第二闸介电层之上的一个第二漂浮闸结构,一个夹介电层形成于该第第一漂浮闸结构及该第二漂浮闸结构之间,及一个平面化控制闸层被一个闸间介电层所隔开至少形成于该第一漂浮闸结构、该夹介电层、及该第二漂浮闸结构之上;以及复数字线与该复数共源∕泄导电管线互为垂直地形成,其中上述之复数字线的每一条至少包含一个第一连线金属层及每一列之该复数平面化控制闸层藉由具有一个第三罩幕介电层对准于该复数主动区之每一区之上及两个介电垫层形成于该第三罩幕介电层的每一个侧边墙之一个硬质罩幕层来成形及蚀刻。11.如专利申请范围第10项所述之无接点多位元快闪记忆阵列,其中上述之第一∕第二闸介电层系一个热二氧化矽或氮化热二氧化矽层以作为一个穿透介电层而其厚度介于80埃和120埃之间。12.如专利申请范围第10项所述之无接点多位元快闪记忆阵列,其中上述之第一∕第二闸介电层系一个二氧化矽-氮化矽-二氧化矽(ONO)或氮化矽-二氧化矽结构以作为一个储存单元而其等效二氧化矽厚度介于50埃和100埃之间。13.如专利申请范围第10项所述之无接点多位元快闪记忆阵列,其中上述之闸间介电层系一个二氧化矽-氮化矽-二氧化矽(ONO)或氮化矽-二氧化矽结构而其等效二氧化矽厚度介于80埃和120埃之间并且至少形成于位于该共源∕泄导电管线区之该第一∕第二平面化厚二氧化矽层、位于该平行浅凹槽隔离区之该突出场氧化物层、及位于该主动区的该第一∕第二漂浮闸和该夹介电层之上。14.如专利申请范围第10项所述之无接点多位元快闪记忆阵列,其中上述之闸间介电层系一个热复晶矽氧化物或氮化热复晶矽氧化物层而其厚度介于100埃和300埃之间并且仅形成于位于该主动区之该第一∕第二漂浮闸层和该夹介电层之上。15.如专利申请范围第10项所述之无接点多位元快闪记忆阵列,其中上述之共源∕泄导电管线系一个高掺杂复晶矽层覆盖一个金属矽化物层诸如一个矽化钨或其他折光金属矽化物层所组成及该高掺杂复晶矽层系作为形成一个该第二导电型之浅高掺杂扩散区于该共源∕泄扩散区内的一个掺杂质扩散源。16.如专利申请范围第10项所述之无接点多位元快闪记忆阵列,其中上述之第一连线金属层系一个铜或铝层置于一个障碍金属层诸如氮化钛(TiN)或氮化钽(TaN)之上所组成。17.如专利申请范围第10项所述之无接点多位元快闪记忆阵列,其中一个该第一导电型的离子布极区系形成于该第二漂浮闸结构之下的该半导体基板内且至少包含一个浅离子布植区以作为临界电压的调整及一个深离子布植区以形成一个抵穿禁止区。18.如专利申请范围第10项所述之无接点多位元快闪记忆阵列,其中上述之平面化控制闸层系一个平面化高掺杂复晶矽层且矽化有一个金属矽化物层诸如一个矽化钛(TiSi2)或矽化钴(CoSi2)层所组成且可以是一个平面化矽化物层形成于一个平面化高掺杂复晶矽层之内所组成。19.一种无接点多位元快闪记忆阵列,至少包含:复数共源导电位元线平行地形成于一个方向;复数对多位元快闪记忆细胞元形成于该复数共源导电位元线之间,其中上述之复数对多位元快闪记忆细胞元的复数共源扩散区系与该复数共源导电位元线电气地连结;复数共泄导电位元线形成于该复数对多位元快闪记忆细胞元之间,其中上述之复数对多位元快闪记忆细胞元的复数共泄扩散区系与该复数共泄导电位元线电气地连结;以及复数字线与该复数对多位元快闪记忆细胞元的复数控制闸积体化连结且同时成形并与该方向垂直之另一个方向,其中上述之复数对多位元快闪记忆细胞元的每一个闸区至少包含具有一个第一漂浮闸层形成于一个第一闸介电层之上的一个第一漂浮闸结构及具有一个第二漂浮闸层形成于一个第二闸介电层之上的一个第二漂浮闸结构;一个夹介电层形成于该第一漂浮闸结构及该第二漂浮闸结构之间;一个闸间介电层至少形成于该第一漂浮闸结构、该第二漂浮闸结构、及该夹介电层之上;以及一个平面化导电层作为该控制闸至少形成于该闸间介电层之上。20.如专利申请范围第19项所述之无接点多位元快闪记忆阵列,其中上述之复数字线的每一条由一个第一连线金属层与位于该另一个方向的该复数控制闸层系藉由一个硬质罩幕层来同时成形及蚀刻。图式简单说明:图一显示先前技术的简要建构图,其中图一A显示一种双位元快闪记忆细胞元的一个剖面图及图一B显示图一A之一个顶视建构图;图二揭示本发明的简要建构图,其中图二A(a)揭示本发明之第一种内涵的一种自动对准多位元快闪记忆细胞元之剖面图;图二A(b)揭示本发明之第二种内涵的一种自动对准多位元快闪记忆细胞元之剖面图;图二B揭示本发明之一种无接点多位元快闪记忆阵列的顶视建构图;以及图二C揭示图二B所示之一种无接点多位元快闪记忆阵列的一个简化电路图;图三A至图三F揭示制造本发明之一种自动对准多位元快闪记忆细胞元及其无接点多位元快闪记忆阵列的一种浅凹槽隔离结构之制程步骤及其剖面图;图四A至图四N揭示制造本发明之一种自动对准多位元快闪记忆细胞元及其无接点多位元快闪记忆阵列的制程步骤及其剖面图;图五A至图五D揭示本发明之第一种内涵的一种自动对准多位元快闪记忆细胞元及其无接点多位元快闪记忆阵列之各种剖面图;以及图六A至图六D揭示本发明之第二种内涵的一种自动对准多位元快闪记忆细胞元及其无接点多位元快闪记忆阵列之各种剖面图。 |
