| 主权项 |
1.一种堆叠间隙壁之制造方法,该方法至少包括下列步骤:提供一半导体基底,且该半导体基底上已形成至少一堆叠层,该堆叠层由下而上依序包括一导电层与一顶盖层;在该半导体基底上形成一介电层,约略高于该导电层之高度;在该半导体基底上形成一第一氮化矽层;蚀刻该第一氮化矽层与该介电层,在该堆叠层之侧壁上形成一第一间隙壁;在该半导体基底上形成一第二氮化矽层;以及蚀刻该第二氮化矽层,在该第一间隙壁之侧壁上形成一第二间隙壁。2.如申请专利范围第1项之方法,其中该顶盖层包括氮化矽层。3.如申请专利范围第1项之方法,其中该介电层由低介电常数材质所构成,且其介电常数低于氮化矽层之介电常数。4.如申请专利范围第3项之方法,其中该介电层包括氧化矽层。5.如申请专利范围第1项之方法,其中在形成该介电层之前,更包括在该堆叠层之侧壁上形成一薄的氮化矽层。6.如申请专利范围第1项之方法,其中该堆叠层包括一字元线。7.如申请专利范围第6项之方法,其中在半导体基底与该导电层之间更包括一闸极介电层。8.如申请专利范围第6项之方法,其中该导电层包括一复晶矽层与一钨层。9.如申请专利范围第1项之方法,其中该堆叠层包括一位元线。10.如申请专利范围第9项之方法,其中该导电层之材质系选自于由复晶矽、铝、钨、铜所组成族群的其中之一及其组合。11.如申请专利范围第9项之方法,其中形成该第一间隙壁之后,更包括在该第二阀隙壁边缘底下形成一接触窗开口。12.如申请专利范围第11项之方法,其中该第二间隙壁延伸至该接触窗开口之侧壁上。13.一种半导体结构之制造方法,该方法至少包括下列步骤:在一半导体基底上形成一堆叠层,该堆叠层由下而上依序包括一导电层与一第一介电层;在该半导体基底上形成一第二介电层,约略高于该导电层之高度;在该半导体基底上形成一第三介电层;蚀刻该第三介电层与该第二介电层,在该堆叠层之侧壁上形成一第一间隙壁;在该半导体基底上形成一第四介电层;以及蚀刻该第四介电层,在该第一间隙壁之侧壁上形成一第二间隙壁。14.如申请专利范围第13项之方法,其中该第一介电层与该第三介电层对于该第二介电层具有高蚀刻选择比。15.如申请专利范围第13项之方法,其中该第一介电层、第三介电层与第四介电层之材质包括氮化矽。16.如申请专利范围第13项之方法,其中该第二介电层由低介电常数材质所构成,且其介电常数低于该第一介电层、第三介电层与该第四介电层。17.如申请专利范围第16项之方法,其中该第二介电层包括氧化矽层。18.如申请专利范围第13项之方法,其中在形成该堆叠层之后,更包括在该堆叠层之侧壁上形成一薄的介电层。19.如申请专利范围第18项之方法,其中该介电层之材质包括氮化矽。20.如申请专利范围第13项之方法,其中该堆叠层包括一字元线。21.如申请专利范围第20项之方法,其中在半导体基底与该导电层之间更包括一闸极介电层。22.如申请专利范围第13项之方法,其中该堆叠层包括一位元线。23.如申请专利范围第22项之方法,其中形成该第一间隙壁之后,更包括在该第一间隙壁边缘底下形成一接触窗开口。24.如申请专利范围第23项之方法,其中该第二间隙壁延伸至该接触窗开口之侧壁上。25.一种堆叠间隙壁结构,系形成于一半导体基底上之一堆叠层之侧壁上,该堆叠层由下而上包括一导电层与一顶盖层,该结构至少包括:一低介电底部,形成于该半导体基底上,且位于该堆叠层之侧壁上,该低介电底部约略高于该导电层之高度;一氮化矽顶部,形成于该低介电底部上,且位于该堆叠层之侧壁上,该氮化矽顶部与该低介电底部形成一内部间隙壁;以及一氮化矽外部,形成于该低介电底部与该氮化矽顶部之侧壁上,完全覆盖该低介电底部与该氮化矽顶部,形成一外部间隙壁。26.如申请专利范围第25项之结构,其中该低介电底部由低介电常数材质所构成,且其介电常数低于氮化矽之介电常数。27.如申请专利范围第26项之结构,其中该低介电底部之材质包括氧化矽。28.如申请专利范围第27项之结构,其中在该堆叠层跟该低介电底部及该氮化矽顶部之间,更包括一薄的氮化矽衬层。29.如申请专利范围第25项之结构,其中该堆叠层包括一字元线。30.如申请专利范围第29项之结构,其中在半导体基底与该导电层之间更包括一闸极介电层。31.如申请专利范围第25项之结构,其中该堆叠层包括一位元线。32.如申请专利范围第31项之结构,其中在该低介电底部之边缘底下更包括形成有一接触窗开口。33.如申请专利范围第32项之结构,其中该外部间隙壁延伸至该接触窗开口之侧壁上。34.一种半导体结构,系架构在一半导体基底上,该结构至少包括:一堆叠层,形成于该半导体基底上,该堆叠层由下而上包括一导电层与一第一介电层;一第二介电层,形成于该半导体基底上,且位于该堆叠层之侧壁上,该第二介电层约略高于该导电层之高度;一第三介电层,形成于该第二介电层上,且位于该堆叠层之侧壁上,该第三介电层与该第二介电层形成一内部间隙壁;以及一第四介电层,形成于该第二介电层与该第三介电层之侧壁上,完全覆盖该第二介电层与该第三介电层,形成一外部间隙壁。35.如申请专利范围第34项之结构,其中该第一介电层与该第三介电层对于该第二介电层具有高蚀刻选择比。36.如申请专利范围第34项之结构,其中该第一介电层、第三介电层与第四介电层之材质包括氮化矽。37.如申请专利范围第34项之结构,其中其中该第二介电层由低介电常数材质所构成、且其介电常数低于该第一介电层、第三介电层与该第四介电层。38.如申请专利范围第37项之结构,其中该第二介电层包括氧化矽层。39.如申请专利范围第34项之结构,其中在该堆叠层跟该第二介电层与该第三介电层之间,更包括更包括一薄的衬层。40.如申请专利范围第39项之结构,其中该衬层包括氮化矽层。41.如申请专利范围第34项之结构,其中堆叠层包括一字元线。42.如申请专利范围第41项之结构,其中在半导体基底与该导电层之间更包括一闸极介电层。43.如申请专利范围第34项之结构,其中该堆叠层包括一位元线。44.如申请专利范围第43项之结构,其中在该第二介电层之边缘底下更包括形成有一接触窗开口。45.如申请专利范围第44项之结构,其中该外部间隙壁延伸至该接触窗开口之侧壁上。图式简单说明:第1A-1D图绘示本发明之一较佳实施例之制程剖面示意图。第2A-2D图绘示本发明之另一较佳实施例之制程剖面示意图。 |
