| 主权项 |
1.一种用以在具有一核心时脉的系统中资料抓取的方法,该方法包含:利用一选通讯号产生一对计时讯号,并利用该选通讯号及该计时讯号之组合控制将连续串列资料块分别闩锁在n(整数)个输入资料闩锁器,使得一资料块能在每一该核心时脉的周期闩锁一次,以使每n个资料块形成一组并列资料;及使闩所致输入资料闩锁器之资料块中的某些资料块延迟足够久,以让在一组中的所有资料块形成一组并列资料,并传输至下一级电路,其中该并列传输在经过该时脉的每n个周期时发生一次。2.如申请专利范围第1项所述之方法,其中上述之每一连续资料块组的第一资料块在该组之该第一资料块的n个时脉之时脉周期后,抵达该n个资料闩锁器的一第一闩锁器。3.如申请专利范围第2项所述之方法,其中上述之延迟系利用两个或更多延迟闩锁器组为之,且每一组都分别连接至该n个资料闩锁器之二或多个中的每一个的输出,其中上述每一组之该闩锁器以串接的方式相连接,且每该组都有较与该n个资料闩锁器之前一个相关联的一组较少一个的延迟闩锁器。4.如申请专利范围第1项所述之方法,其中上述之延迟及并列的资料由一组n个输出闩锁器抓取,且在该输出闩锁器当中维持超过一个时脉周期。5.一种用于在具有一核心时脉之一系统中的资料抓取电路,该电路包含:n(整数)个输入资料闩锁器,每一该资料闩锁器连接至资料块的来源,每一该输入资料闩锁器用以接收一闩锁讯号;一计时电路,用以接收一选通讯号及产生一对计时讯号;逻辑,用以接收该选通讯号及该计时讯号,并在该核心时脉的各个连续周期输出一闩锁讯号至每一输入资料闩锁器;及一延迟电路,用以接收该输入资料闩锁器所闩锁的该资料块,并将所有的资料块以成组并列的方式输出至下一级电路。6.如申请专利范围第5项所述之资料抓取电路,其中上述之每一连续资料块组的该第一资料块在该组之该第一资料块的n个时脉之时脉周期后,抵达该n个资料闩锁器的一第一闩锁器。7.如申请专利范围第6项所述之资料抓取电路,其中上述之延迟电路包含两或更多组的延迟闩锁器,分别连接至该两个或更多个的该n个输入资料闩锁器的该输出,其中每一组都有较与该n个资料闩锁器之前一个相关联的一组较少一个的延迟闩锁器。8.如申请专利范围第5项所述之资料抓取电路,其中上述之延迟及并列的资料由一组n个输出闩锁器抓取,且在该输出闩锁器当中维持超过一个时脉周期。9.如申请专利范围第5项所述之资料抓取电路,其中更包含静态随机存取记忆体,以储存并列资料。10.一种具有一核心时脉的系统,该系统包含:一第一半导体元件;一滙流排,将该第一半导体元件连接至一第二半导体元件;该第二半导体元件包含一静态随机存取记忆体装置,该静态随机存取记忆体装置包含:n(整数)个输入资料闩锁器,每一该输入资料闩锁器连接至资料块来源,且每一输入资料闩锁器用以接收一闩锁讯号;一计时电路,用以接收一选通讯号及产生一对计时讯号;逻辑,用以接收该选通讯号及该计时讯号,并在该核心时脉的各个连续周期时间输出一闩锁讯号至每一输入资料闩锁器;及一延迟电路,用以接收闩锁在该输入资料闩锁器的该资料块,并将该资料块以成组并列的方式输出至下一级电路。11.如申请专利范围第10项所述之系统,其中上述之每一连续资料块组的该第一资料块在该组之该第一资料块的n个时脉之时脉周期后,抵达该n个资料闩锁器的一第一闩锁器。12.如申请专利范围第11项所述之系统,其中上述之延迟电路包含两或更多组的延迟闩锁器,分别连接至该两个或更多个的该n个输入资料闩锁器的该输出,其中每一组都有较与该n个资料闩锁器之前一个相关联的一组较少一个的延迟闩锁器。13.如申请专利范围第10项所述之系统,其中更包含一组n个输出闩锁器,用以接收该延迟之并列资料。14.如申请专利范围第10项所述之系统,其中更包含静态随机存取记忆体电路,用以储存并列资料。15.如申请专利范围第10项所述之系统,其中上述之资料时脉率至少为1.5G赫兹。16.如申请专利范围第1项所述之方法,其中上述之时脉具有一期间,且一时脉周期等于该时脉时期的一个相位。17.如申请专利范围第5项所述之资料抓取电路,其中上述之时脉具有一期间,且一时脉周期等于该时脉时期的一个相位。18.如申请专利范围第10项所述之系统,其中上述之时脉具有一期间,且一时脉周期等于等于该时脉期间的一个相位。19.如申请专利范围第1项所述之方法,其中上述之核心时脉为一系统时脉。20.如申请专利范围第5项所述之资料抓取电路,其中上述之核心时脉为一系统时脉。图式简单说明:图1显示本发明一实施例中之抓取资料的逻辑图。图2显示对应图1之逻辑图中之动作的时序图。图3显示根据本发明一实施例中之计算系统。 |
