| 主权项 |
1.一种记忆体单元结构,包括:一平坦半导体基板;一在该半导体基板中之深沟渠,该深沟渠具有许多侧壁及一底部;一在该深沟渠底部之储存电容器;一于该储存电容器上之深沟渠中至少一侧壁延伸向下之垂直电晶体,该电晶体具有一于该深沟渠相邻之基板平面中延伸之源极扩散;一相对该垂直电晶体之深沟渠中至少另一侧壁延伸向下之隔离;以一横向于该垂直电晶体延伸所在之侧壁方向沿着该基板之一表面延伸之浅沟渠隔离区域;一在该深沟渠内延伸之闸极导体;一覆盖在该深沟渠上延伸并连接至该闸极导体之字线;及一在具有一至该浅沟渠隔离区域间之源极扩散之接触之基板表面平面上延伸之位元线。2.如申请专利范围第1项之记忆体单元结构,其中该记忆体单元在该位元线方向中具有一约为一用于该记忆体单元最小结构尺寸之三倍或更少之间距及在该字线方向中具有一约为一用于该记忆体单元最小结构尺寸之二倍或更少之间距。3.如申请专利范围第1项之记忆体单元结构,其中该记忆体单元在该位元线方向中具有一与在该字线方向中之间距不同之间距。4.如申请专利范围第1项之记忆体单元结构,包括许多记忆体单元结构及一用于每一记忆体单元之位元接触。5.如申请专利范围第1项之记忆体单元结构,其中该字线系位移自该闸极导体中。6.如申请专利范围第2项之记忆体单元结构,其中该最小结构尺寸系约为100毫微米。7.如申请专利范围第1项之记忆体单元结构,其中该记忆体单元具有一约为6F2或更少之区域,其中F系为该记忆体单元之最小结构尺寸。8.如申请专利范围第1项之记忆体单元结构,其中该字线提供一字线导体及一用以阻断该带及闸极导体之隔离。9.如申请专利范围第1项之记忆体单元结构,其中该深沟渠具有约二倍于该记忆体单元之最小结构尺寸乘上约一倍于该记忆体单元之最小结构尺寸之尺寸。10.如申请专利范围第1项之记忆体单元结构,包括每一主动矽区域一记忆体单元。11.如申请专利范围第1项之记忆体单元结构,其中该浅沟渠隔离区域具有一约为一用于该记忆体单元之最小结构尺寸二倍之宽度。12.如申请专利范围第1项之记忆体单元结构,其中该记忆体单元之一主动区域系由邻接该深沟渠之浅沟渠隔离区域及一相对该垂直电晶体之沟渠侧壁延伸向下之隔离来提供。13.如申请专利范围第1项之记忆体单元结构,包括许多记忆体单元及一用于每个记忆体单元之位元接触。14.如申请专利范围第1项之记忆体单元结构,进一步包括:一沿着该深沟渠之一侧壁之埋入带。15.一种用以形成一记忆体单元结构之方法,该方法包括下列步骤:在一平坦半导体基板中形成一具有许多侧壁之深沟渠;于该深沟渠底部形成一储存电容器;形成一在该储存电容器上之深沟渠中至少一侧壁延伸向下之垂直电晶体,该电晶体具有一在相邻该深沟渠之基板平面中延伸之源极扩散;形成一在相对该垂直电晶体之深沟渠中至少另一侧壁延伸向下之隔离;在一横向于该垂直电晶体延伸所在之侧壁方向形成沿着该基板之一表面延伸之浅沟渠隔离区域;形成一在该深沟渠内延伸之闸极导体;形成一覆盖在该深沟渠上延伸并连接至该闸极导体之字线;及形成一在具有一至该浅沟渠隔离区域间之源极扩散之接触之基板表面平面上延伸之位元线。16.如申请专利范围第15项之方法,进一步包括:形成在该位元线方向中具有一约为一用于该记忆体单元最小结构尺寸之三倍或更少之间距及在该字线方向中具有一约为一用于该记忆体单元最小结构尺寸之二倍或更少之间距之记忆体单元。17.如申请专利范围第15项之方法,进一步包括:形成在该位元线方向中具有一与在该字线方向中之间距不同之间距之记忆体单元。18.如申请专利范围第15项之方法,进一步包括:形成许多记忆体单元结构及一用于每一记忆体单元之位元接触。19.如申请专利范围第15项之方法,其中该字线系自该闸极导体中移位来形成。20.如申请专利范围第16项之方法,其中该记忆体单元系形成具有约100毫微米之最小结构尺寸。21.如申请专利范围第15项之方法,其中该记忆体单元系形成具有一约为6F2或更少之区域,其中F系为该记忆体单元之最小结构尺寸。22.如申请专利范围第15项之方法,其中该字线系形成来提供一字线导体及一用以阻断该带及闸极导体之隔离。23.如申请专利范围第15项之方法,其中该深沟渠系形成具有约二倍于该记忆体单元之最小结构尺寸乘上约一倍于该记忆体单元之最小结构尺寸之尺寸。24.如申请专利范围第15项之方法,包括每一主动矽区域形成一记忆体单元。25.如申请专利范围第15项之方法,其中该浅沟渠隔离区域系形成具有一约为一用于该记忆体单元之最小结构尺寸二倍之宽度。26.如申请专利范围第15项之方法,其中该浅沟渠隔离区域系邻接该深沟渠形成以限制该记忆体单元之一部份主动区域。27.如申请专利范围第15项之方法,进一步包括形成许多记忆体单元及形成一用于每个记忆体单元之位元接触。28.如申请专利范围第15项之方法,进一步包括:沿着该深沟渠之一侧壁形成一埋入带。29.如申请专利范围第28项之方法,其中形成该埋入带包括:在该储存电容器之一节点导体上沉积一障碍材料;沉积一矽层覆盖于该障碍材料上;以一角度植入掺杂离子至在该深沟渠内之该沉积矽层中,藉此沿着该深沟渠一侧保留该沉积矽不植入;蚀刻该未植入之矽;及移除在该未植入之矽先前涵盖之位置中之隔离环圈,保留该植入之矽所涵盖之位置中之隔离环圈。30.如申请专利范围第29项之方法,进一步包括:在植入该掺杂离子前,预先填充该深沟渠覆盖于具有一层四乙正矽酸盐之障碍材料上;及接着植入该掺杂离子来蚀刻该四乙正矽酸盐。31.如申请专利范围第29项之方法,进一步包括:在植入该掺杂离子后执行一氧化循环以选择性地氧化已植入该掺杂离子于其中之矽层部份;及蚀刻该矽层未氧化部份。32.如申请专利范围第29项之方法,其中移除该隔离环圈包括:在该深沟渠壁上之植入矽上沉积一第二障碍层;蚀刻其上不具有该障碍层之植入矽部份;及蚀刻该环圈之一上面部份。33.如申请专利范围第28项之方法,一种用以清除一来自一深沟渠之一第一内部表面中之一储存结上之位置之隔离环圈而保留在该深沟渠其它表面处之隔离环圈之方法,该方法包括下列步骤;凹陷填充至一带底部位准之深沟渠;沉积一覆盖于该深沟渠中之一内衬之一些部份上之光阻遮罩;使用该光阻遮罩来蚀刻向下该内衬之未遮罩部份至一填充该深沟渠之多晶矽顶部;剥去该光阻遮罩;及蚀刻该隔离环圈,保留由该内衬所涵盖位置中之隔离环圈。34.如申请专利范围第33项之方法,进一步包括:形成一埋入带;在该深沟渠中之表面上沉积一沟渠顶部介电质;移除在该深沟渠侧壁上及相邻深沟渠间之区域顶部上之沟渠顶部介电质部份;在该隔离环圈被蚀刻所在处之深沟渠之一侧壁上成长闸极氧化物;及在该深沟渠顶部中沉积闸极导体多晶矽。35.一种记忆体阵列,其中F系为该特征尺寸,包括下列步骤:一具有一3F位元线间距、一2F字线间距之6F2单元;一垂直MOSFET;平行于该位元线之带状浅沟渠隔离,其中每个带状浅沟渠隔离系为2F宽;一连接该MOSFET至一储存电容器之单侧埋入带,其中该浅沟渠隔离阻断二侧上之带区;及一沟渠储存电容器。图式简单说明:图1.2及3代表根据本发明之记忆体阵列之二具体实施例之顶视图;图4代表一根据本发明之记忆体单元布局之一具体实施例之顶视图;图5代表一根据本发明之记忆体单元结构之另一具体实施例之剖面图;图6a-f、7a-f、8a-f、9a-f及10a-d代表在根据本发明以形成一记忆体结构之方法之另一具体实施例之不同阶段下,根据本发明之记忆体结构之一额外具体实施例之剖视图。 |
