| 主权项 |
1.一种半导体记忆装置,系配置有成矩阵状之由1或2以上之记忆胞构成之副块者;包含有:位址输入机构,系用以接收位址输入者;读出机构,系用以由藉业经前述位址输入机构输入之位址所指定之列或行方向之副块群之至少一部分读出资料者;及再新机构,系用以将与作为前述读出机构之读出对象之副块群垂直相交之行或列方向之副块群之至少一部分进行再新者。2.如申请专利范围第1项之半导体记忆装置,其中该作为读出机构读出对象之副块群系包含有:储存有用以将资料复原之同位资料之副块;该半导体记忆装置更具有一资料复原机构,系于作为前述读出机构读出对象之副块与作为前述再新机构进行再新之对象的副块群重复时,将该副块之资料由前述同位资料及其他副块之资料进行复原者。3.如申请专利范围第1项之半导体记忆装置,其系并具有一位址产生机构,该位址产生机构系用以产生一用以指定成为前述再新机构再新对象之副块群之位址。4.如申请专利范围第3项之半导体记忆装置,其中该位址产生机构系产生一与透过前述位址输入机构输入之位址无关而独立之别系统的位址。5.如申请专利范围第3项之半导体记忆装置,其中该位址产生机构系产生一用以指定成为前述再新对象之副块群中任一者之位址,可控制各副块,使其等各自独立。6.如申请专利范围第3项之半导体记忆装置,其中该位址产生机构,令DQ方向之副块群为前述再新对象之副块群,以产生用以指定其等副块群中任一者之位址。7.如申请专利范围第1项之半导体记忆装置,其中该各副块系包含有感应放大器及解码器,而,前述感应放大器或前述解码器系藉多数副块而共用者。8.如申请专利范围第5项之半导体记忆装置,其中该读出机构系将前述列或行方向之副块群每隔一个作为读出对象者。9.如申请专利范围第5项之半导体记忆装置,其中该再新机构系将前述列或行方向之副块群每隔一个作为再新对象者。图式简单说明:第1图系显示本发明之实施形态之构造例之图。第2图系显示第1图所示之实施形态中读出动作图。第3图系显示第1图所示之实施形态中再新动作图。第4图系用以说明再新与读出之对象相重复时之动作图。第5图系显示S/A为串联型有解码器为扩展型时之副块群之详细构造例之图。第6图系显示以第5图所示之假想线所围绕之部分之详细构造例之图。第7图系用以说明串联型S/A之明细图。第8图系用以说明扩展型解码器之明细图。第9图系用以说明第5图所示之副块群之再新动作图。第10图系用以说明第5图所示之副块群之通常存取动作之图。第11图系显示第5图所示之副块间所配置之Y方向区块选择信号与字线选择信号之图。第12图系显示配置于成为再新对象之副块之Y方向区块选择信号与字线选择信号之活化之形态之图。第13图系显示配置于为再新对象之外之副块之Y方向区块选择信号与字线选择信号之活化之形态之图。第14图系显示配置于成为通常存取对象之副块之Y方向区块选择信号与字线选择信号之活化之形态之图。第15图系显示于第5图所示之副块中,同时执行再新与通常存取时之形态之图。第16图系用以说明串联型解码器之明细图。第17图系显示S/A为串联型,又解码器为串联型时之副块群之详细构造例之图。第18图系显示第17图中所示之假想线所围绕之部分之详细构造例之图。第19图系用以说明第17图所示之副块群之再新动作之图。第20图系用以说明第17图所示之副块群之通常存取动作之图。第21图系显示于第17图中所示之副块中,同时执行再新与通常存取时之形态之图。第22图系显示已申请之半导体记忆装置之动作原理之图。第23图系用以说明第22图所示之半导体记忆装置中由记忆体阵列读出资料时之动作图。第24图系用以说明第22图所示之半导体记忆装置中将记忆体阵列再新时之动作图。第25图系用以说明第22图所示之半导体记忆装置中对于记忆体阵列同时执行再新及通常存取之动作图。 |
