| 主权项 |
1.一种半导体积体电路,系具有:外部指令接收电路,系用以与由外部供给之第1时钟信号中其中一方之迁移边缘同步地接收由外部供给之外部指令信号者;内部指令接收电路,系用以与前述第1时钟信号中另一方之迁移边缘同步地接收于内部产生之内部指令信号者;及控制电路,系用以分别因应以前述外部指令接收电路接收之前述外部指令信号及以前述内部指令接收电路接收之前述内部指令信号,而使内部电路进行动作者。2.如申请专利范围第1项之半导体积体电路,其中该外部指令接收电路,系与前述第1时钟信号之上升边缘同步地接收前述外部指令信号,前述内部指令接收电路,系与前述第1时钟信号之下降边缘同步地接收前述内部指令信号。3.如申请专利范围第2项之半导体积体电路,其中该内部指令接收电路系具有一用以令前述第1时钟信号之相位反转以生成前述第2时钟信号之相位反转电路,且,与前述第2时钟信号之上升边缘同步地接收前述内部指令信号。4.一种半导体积体电路,系具有:外部指令接收电路,系用以与由外部供给之第1时钟信号同步地接收由外部供给之外部指令信号者;时钟生成电路,系用以将前述第1时钟信号变换为与该第1时钟信号相位相异之第2时钟信号者;内部指令接收电路,系用以与前述第2时钟信号同步地接收于内部产生之前述内部指令信号者;控制电路,系用以分别因应以前述外部指令接收电路接收之前述外部指令信号及以前述内部指令接收电路接收之前述内部指令信号,而使内部电路进行动作者。5.如申请专利范围第4项之半导体积体电路,其中该时钟生成电路系具有一用以令前述第1时钟信号之相位反转以生成前述第2时钟信号之相位反转电路。6.如申请专利范围第4项之半导体积体电路,其中该时钟生成电路系具有一用以令前述第1时钟信号延迟而生成前述第2时钟信号之延迟电路。7.如申请专利范围第1或4项之半导体积体电路,其中该控制电路系具有一判断电路,该判断电路系用以由以前述外部指令接收电路接收之前述外部指令信号,及以前述内部指令接收电路接收之前述内部指令信号中,因应先前业已接收之指令信号而使前述内部电路进行动作者。8.如申请专利范围第1或4项之半导体积体电路,其中该内部电路系设有一具有挥发性记忆胞之记忆体阵列,前述外部指令信号,系一用以执行前述记忆胞之读出动作及写入动作中任一者之控制信号者,前述内部指令信号,系一用以再次写入保持于前述记忆胞中之资料之更新要求信号者。9.如申请专利范围第1或4项之半导体积体电路,其系具有一用以于预定之周期产生前述内部指令信号之计时器。图式简单说明:第1图:系一区块图,用以例示本发明之半导体积体电路之第1实施型态。第2图:系一时序图,用以例示第1图之FCRAM之动作。第3图:系一区块图,用以例示本发明之半导体积体电路之第2实施型态。第4图:系一时序图,用以例示第3图之FCRAM之动作。第5图:系一区块图,用以例示本发明之半导体积体电路之第3实施型态。第6图:系一时序图,用以例示第5图之FCRAM之动作。第7图:系一时序图,用以例示习知之DRAM之动作。 |
