| 主权项 |
1.一种模拟铁电记忆体极化松释现象之电路结构,包括:一MOS电晶体,其闸极耦接到一字元线,其源极耦接到一位元线;一铁电电容,一端耦接到该MOS电晶体之汲极,而另一端耦接到一电极线;一电容,一端连接到该MOS电晶体的汲极;以及一松释电压源,其端耦接至该电容的另一端,而该松释电压源的另一端接地。2.如申请专利范围第1项所述之模拟铁电记忆体极化松释现象之电路结构,其中该电容的电容値系选择远小于该位元线之电容値。3.如申请专利范围第1项所述之模拟铁电记忆体极化松释现象之电路结构,其中该电容为一线性电容。4.如申请专利范围第1项所述之模拟铁电记忆体极化松释现象之电路结构,其中该松释电压源之输出电压为对数时间相关(logarithmic timedependence)。5.如申请专利范围第1项所述之模拟铁电记忆体极化松释现象之电路结构,其中该松释电压源更包括:一第一电阻,具有一第一端耦接到一输入电压,以及一第二端;一第一运算放大器,具有一输入端耦接到该第一电阻之该第二端,以及一输出端;一电容,耦接于该第一运算放大器之该输入端与该输出端之间;一第二运算放大器,具有一输入端与一输出端;一第二电阻,耦接于该第一运算放大器之该输出端以及该第二运算放大器之该输入端之间;以及一二极体,耦接于该第二运算放大器之该输入端与该输出端之间。6.一种模拟铁电记忆体极化松释现象之电路结构,包括:一MOS电晶体,其闸极耦接到一字元线,其源极耦接到一位元线;一铁电电容,一端耦接到该MOS电晶体之汲极,而另一端耦接到一电极线;以及一松释电压源,其一端耦接至该MOS电晶体之汲极,而该松释电压源的另一端接地。7.如申请专利范围第6项所述之模拟铁电记忆体极化松释现象之电路结构,其中该松释电压源之输出电压为对数时间相关(logarithmic time dependence)。8.如申请专利范围第6项所述之模拟铁电记忆体极化松释现象之电路结构,其中该松释电压源史包括:一第一电阻,具有一第一端耦接到一输入电压,以及一第二端;一第一运算放大器,具有一输入端耦接到该第一电阻之该第二端,以及一输出端;一电容,耦接于该第一运算放大器之该输入端与该输出端之间;一第二运算放大器,具有一输入端与一输出端;一第二电阻,耦接于该第一运算放大器之该输出端以及该第二运算放大器之该输入端之间;以及一二极体,耦接于该第二运算放大器之该输入端与该输出端之间。9.一种模拟铁电记忆体极化松释现象之电路结构,包括:一MOS电晶体;一铁电电容,一端耦接到该MOS电晶体之汲极,而另一端接收一控制电压,以使该铁电电容动作;一电容,一端连接到该MOS电晶体的汲极;以及一松释电压源,耦接至该电容。10.如申请专利范围第9项所述之模拟铁电记忆体极化松释现象之电路结构,其中该电容为一线性电容。11.如申请专利范围第9项所述之模拟铁电记忆体极化松释现象之电路结构,其中该松释电压源之输出电压为对数时间相关(logarithmic time dependence)。12.如申请专利范围第9项所述之模拟铁电记忆体极化松释现象之电路结构,其中该松释电压源更包括:一第一电阻,具有一第一端耦接到一输入电压,以及一第二端;一第一运算放大器,具有一输入端耦接到该第一电阻之该第二端,以及一输出端;一电容,耦接于该第一运算放大器之该输入端与该输出端之间一第二运算放大器,具有一输入端与一输出端;一第二电阻,耦接于该第一运算放大器之该输出端以及该第二运算放大器之该输入端之间;以及一二极体,耦接于该第二运算放大器之该输入端与该输出端之间。图式简单说明:第1图系绘示一般铁电记忆体之迟滞曲线;第2图绘示习知铁电记忆体的模拟电路;第3图系绘示迟滞曲线比较图,以比较实际对铁电记忆体所量测到的迟滞曲线与以习知模拟电路所模拟出的迟滞曲线;第4图系绘示本发明之铁电记忆体的电路模拟架构;第5图系绘示第4图中之松释电压源之一实施例;第6图系绘示松释时间与电压的关系曲线,其系绘示出松释成分(relaxed component)中的衰减率;第7图系绘示迟滞曲线图,其标示出实际量测铁电记忆体的结果以及利用本发明之模拟电路的模拟结果;第8图系绘示电阻性负载之电流与时间的关系图,其分别为切换准位(上半)与非切换准位(下半)之间的实际量测与模拟结果;以及第9图系绘示松释时间与感测电压之间的关系图,分别为利用习知模型与本发明模型的模拟结果。 |
