具有丛集连接之可堆叠模组

摘要

本发明系提供一种改良高速度效能之方法，藉由降低高速半导体装置例如高速控制元件(例如记忆体控制器，小型电脑系统介面(SCSI)驱动器，周边装置(PCI)互连晶片组及桥接器)及其通道上之目标装置(例如SDRAM，DDRSDRAM，RAMBUS，FLASH，SRAM，SCSI驱动器，PCI装置， I/O卡等等)，及一装置互连之最佳化电子封装。该丛集外型及电子封装中之电路元件互连接点相关集中放置，以及当装置数目获得保证时复数个电路元件互相堆叠时之位置，更增强执行效率及降低成本。

主权项

1.一种可堆叠电子模组,其包括:a)一基板,具有一第一表面及实质上与该第一表面平行之一第二表面;b)在一第一二维式样中由复数个电气接点组成之一第一式样设置在该基板的第一表面上,并可合调地以连接一外接滙流排;c)复数个电气连接装置,系有效地连接至该等电气接点组成之第一式样,以形成该外接滙流排之扩充;以及d)复数个装置,系黏着在该基板之该第一表面及该第二表面之至少一表面上,该等装置可选择性地被连接至该外接滙流排之扩充;其中该等装置被设置在紧邻该等电气接点组成之该第一式样。2.如申请专利范围第1项所述之可堆叠电子模组,其中该外接滙流排包括一特征阻抗。3.如申请专利范围第2项所述之可堆叠电子模组,其更包含复数个滙流排终端装置,俾有效地连接至该外接滙流排之扩充,该等滙流排终端装置显示一阻抗实质上匹配该特征阻抗。4.如申请专利范围第3项所述之可堆叠电子模组,其中该等滙流排终端装置包含下列群组之至少一电气零件:复数个电阻,复数个电容及复数个电感。5.如申请专利范围第4项所述之可堆叠电子模组,其中该等电阻系由复数个分散式电阻所组成。6.如申请专利范围第5项所述之可堆叠电子模组,其中该等电阻系由一排阻所组成。7.如申请专利范围第6项所述之可堆叠电子模组,其中该等电阻系由一固态电阻性装置所组成。8.如申请专利范围第1项所述之可堆叠电子模组,其中该等装置至少包含一记忆体装置。9.如申请专利范围第1项所述之可堆叠电子模组,其中该等电气连接装置包含复数个焊接接点。10.如申请专利范围第1项所述之可堆叠电子模组,其中该等电气连接装置包含一PGA连接器。11.如申请专利范围第1项所述之可堆叠电子模组,其中该等电气连接装置包含一LGA连接器。12.如申请专利范围第11项所述之可堆叠电子模组,其中该LGA连接器系由高度连接密度公司所提供之一以SuperbuttonTM为基础之连接器。13.如申请专利范围第1项所述之可堆叠电子模组,其中该基板包含至少一种绝缘材料。14.如申请专利范围第13项所述之可堆叠电子模组,其中该至少一种绝缘材料系为环氧基-玻璃-基(epoxy-glass-based)。15.如申请专利范围第14项所述之可堆叠电子模组,其中该至少一种绝缘材料包含FR4。16.如申请专利范围第13项所述之可堆叠电子模组,其中该至少一种绝缘材料包含一聚亚胺(polyimide)。17.如申请专利范围第13项所述之可堆叠电子模组,其中该至少一种绝缘材料包含陶瓷。18.如申请专利范围第13项所述之可堆叠电子模组,其中该至少一种绝缘材料包含一聚合物(polymeric)成分。19.如申请专利范围第1项之可堆叠电子模组,其中该等电气接点组成之该第一式样系丛集在一起。20.如申请专利范围第19项所述之可堆叠电子模组,其中该等电气接点组成之该第一式样所形成之外形实质上系为正方形。21.如申请专利范围第19项所述之可堆叠电子模组,其中该等电气接点组成之该第一式样所形成之外形实质上系为长方形。22.如申请专利范围第19项所述之可堆叠电子模组,其中该等电气接点组成之该第一式样所形成之外形实质上系为图形。23.如申请专利范围第19项所述之可堆叠电子模组,其中该等电气接点组成之该第一式样所形成之外形实质上系为多角形。24.如申请专利范围第19项所述之可堆叠电子模组,其中该等电气接点组成之该第一式样包含由丛集在一起之复数个电气接点组成之至少两个较小式样。25.如申请专利范围第19项所述之可堆叠电子模组,其更包含该基板之第二表面上在一第二二维式样中由复数个电气接点组成之一第二式样,及复数个连线装置连接该等电气接点组成之该第一式样之至少一接点至该等电气接点组成之该第二式样之至少一接点。26.如申请专利范围第25项所述之可堆叠电子模组,其中该等电气接点组成之该第二式样实质上等于该等电气接点组成之该第一式样。27.如申请专利范围第26项所述之可堆叠电子模组,其中该等连线装置扩充该外接滙流排至该等电气接点组成之该第二式样,以便扩充该外接滙流排至一第二可堆叠电子模组。28.如申请专利范围第19项所述之可堆叠电子模组,其更包含一外接印刷电路板构造,且其中该基板系实质上与该外接印刷电路板构平行。29.如申请专利范围第28项所述之可堆叠电子模组,其中该外接印刷电路板构造更包括在一第三二维式样中由复数个电气接点组成设置在该外接印刷电路板构之一第一表面上,并合适地以连接对外接滙流排。30.如申请专利范围第29项所述之可堆叠电子模组,其中该等电气接点组成之该第三式样系丛集在一起。31.如申请专利范围第30项所述之可堆叠电子模组,其中该等电气接点组成之该第三式样所形成之外形尺寸实质上等于该等电气接点组成之该第一式样所形成之外形。32.如申请专利范围第31项所述之可堆叠电子模组,其中该等电气接点组成之该第三式样所形成之外形形状实质上类似于该等电气接点组成之该第一式样所形成之外形。33.如申请专利范围第1项之所述可堆叠电子模组,其中该等装置系环绕该等电气接点组成之该第一式样之至少两侧。34.如申请专利范围第13项所述之可堆叠电子模组,其中该绝缘材料具有一热扩展系数(CTE)以实质上匹配其内部连接之该构造材料之该热扩展系数(CTE)。35.一具有多重通道之可堆叠电子模组,其包括:a)一基板,具有一第一表面及实质上与该第一表面平行之一第二表面;b)在一第一二维式样中由复数个电气接点组成之一第一式样设置在该基板之第一表面上,并合适地以连接至二外接滙流排;c)复数个电气连接装置,系有效地连接至该等电气接点组成之第一式样,以形成该二外接滙流排之扩充;以及d)二组复数个装置,系黏着在该基板之该第一表面及该第二表面之至少一表面上,每一组被单独连接至该二组外接滙流排之一;其中该二组复数个装置被设置在紧邻该等电气接点组成之该第一式样。图式简单说明:图1是一习知技艺中记忆体控制器装置及一复数个记忆体模组在记忆体次系统安排之滙流排互连之示意图。图2是记忆体控制器装置与目标装置之区域阵列接点之滙流排互连之底视图。图3a是本发明一较佳实施例之一DDR SDRAM基础之记忆体次系统其电路元件区域阵列接点互连之集中化配置之顶视图。图3b是图3a中本发明一较佳实施例之一DDR SDRAM基础之记忆体次系统其电路元件区域阵列接点互连之另一组态之顶视图。图3c是一断面图,系扩大图3a之较佳实施例中该复数个电路元件之侧视图。图3d是一断面图,系扩大图3c之较佳实施例之侧视图藉由包含其他装置以提供额外功能。图4a是本发明一较佳实施例之一RAMBUS基础之记忆体次系统其电路元件区域阵列接点互连之集中化配置修正后之顶视图。图4b是图4a之较佳实施例中该复数个电路元件更紧密结合之顶视图。图4c是根据图4a之较佳实施例之一RAMBUS基础之记忆体次系统其电路元件区域阵列接点互连之集中化配置修正后之顶视图。图4d是一断面图,系扩大图4a之较佳实施例中该复数个电路元件之侧视图。图4e是显示图4d之较佳实施例中RAMBUS通道之路径示意图。图4f显示图4a至图4c之较佳实施例中RAMBUS基础记忆体次系统之另一种组态之顶视图。图4g显示图4f之较佳实施例中RAMBUS基础记忆体次系统之另一种组态之顶视图。