| 主权项 |
1.一种移位暂存器,其中多数级系彼此次第连接,其多数级具有第一级,其中一开始信号系耦合至一输入端子,移位暂存器依序输出各级之输出信号,多数级包括奇数级用以接收第一时脉信号及偶数级用以接收具有与第一时脉信号相位相反之第二时脉信号,多数级之每一级有:一提升装置用以提供第一与第二时脉信号中对应的一个至输出端子;一提升驱动装置连接至提升装置输入节点,用以响应一输入信号前缘,使提升装置导通,及响应一下一级输出信号,使提升装置不导通;一下拉装置用以提供第一电源电压至输出端子;及一下拉驱动装置连接至下拉装置输入节点,用以响应其输入信号前缘,使下拉装置不导通,及响应其下一级输出信号前缘,使下拉装置导通。2.根据申请专利范围第1项之移位暂存器,其中多数级每一级另包含一浮动防止装置连接于下拉装置之输入节点,其中浮动防止装置提供一第二电源电压至下拉装置之输入节点,以防止下拉装置输入节点产生浮动。3.根据申请专利范围第2项之移位暂存器,其中多数级每一级另包含一导通防止装置,连接至下拉装置输入节点,其中导通防止装置响应输出端子输出信号,连接第一电源电压至下拉装置输入节点,以防止下拉装置成为导通。4.根据申请专利范围第3项之移位暂存器,其中导通防止装置包含一NMOS电晶体,其泄极系连接至下拉装置输入节点,闸极系连接至输出端子及源极系连接至第一电源电压。5.根据申请专利范围第2项之移位暂存器,其中提升驱动装置包含:一电容器连接于提升装置输入节点与输出端子之间;一第一电晶体,其泄极与闸极系共同连接至输入端子及源极系连接至提升装置输入节点;一第二电晶体,其泄极系连接至提升装置输入节点,闸极系连接至下拉装置输入节点及源极系连接至第一电源电压;及一第三电晶体,其泄极系连接至提升装置输入节点,闸极系连接至下一级输出信号及源极系连接至第一电源电压。6.根据申请专利范围第5项之移位暂存器,其中下拉驱动装置包含:一第四电晶体,其泄极系连接至第二电源电压,闸极系连接至下一级输出信号及源极系连接至下拉装置输入节点;及一第五电晶体,其泄极系连接至下拉装置输入节点,闸极系连接至输入信号及源极系连接至第一电源电压。7.根据申请专利范围第6项之移位暂存器,其中浮动防止装置包含一第六电晶体,其泄极与闸极系连接至第二电源电压及源极系连接至下拉装置输入节点,其中第六电晶体有一尺寸甚小于第五电晶体。8.根据申请专利范围第7项之移位暂存器,其中第五电晶体对第六电晶体尺寸比率约为20:1。9.根据申请专利范围第1项之移位暂存器,另包含外部连接端子具有第一时脉信号输入端子五个端子,一第二时脉信号输入端子,一开始信号输入端子,一第一电源电输入端子及一第二电源电压输入端子。10.一种移位暂存器,包含多数级彼此次第连接,多数级具有一开始信号耦合至一输入端子,用以依序输出各级之输出信号,多数级包括奇数级,用以接收一第一时脉信号,及偶数级用以接收具有相位与第一时脉信号相反之第二时脉信号,多数级每一级包含:一NMOS提升电晶体,其泄极系连接至一对应时脉信号,闸极系连接至一第一节点及源极系连接至一输出端子;一NMOS下拉电晶体,其泄极系连接至一输出端子,闸极系连接至一第二节点及源极系连接至一第一电源电压;一第一电晶体,其泄极及闸极系共同连接至输入端子及源极系连接至第一节点;一第二电晶体,其泄极系连接至第一节点,闸极系连接至第二节点及源极系连接至第一电源电压;一第三电晶体,其泄极系连接至第一节点,闸极系连接至下一级之输出信号及源极系连接至第一电源电压;一第四电晶体,其泄极系连接至第二电源电压,闸极系连接至下一级之输出信号及源极系连接至第二节点;一第五电晶体,其泄极系连接至第二节点,闸极系连接至输入端子及源极系连接至第一电源电压;及一第六电晶体,其泄极与闸极系共同连接至第二电源电压及源极系连接至第二节点。11.根据申请专利范围第10项之移位暂存器,其中第五电晶体对第六电晶体之尺寸比率系约1:20。12.根据申请专利范围第10项之移位暂存器,另包含一第七电晶体,其泄极系连接至第二节点,闸极系连接至输出端及源极系连接至第一电源电压。13.根据申请专利范围第12项之移位暂存器,其中第五电晶体对第七电晶体之尺寸比率系约1:2。14.根据申请专利范围第12项之移位暂存器,其中每一电晶体系为非晶矽TFT。15.根据申请专利范围第10项之移位暂存器,另包含一电容器连接于第一节点与输出端子之间。16.一种LCD,包含一显示器细胞阵列电路,一资料驱动电路及一闸极驱动电路形成于透明基材上,显示器细胞阵列电路有多数资料线与多数闸极线,每一显示器细胞阵列连接至对应之一对资料线与闸极线,闸极驱动电路包含一移位暂存器,包括多数级彼此次第连接,其多数级具有一第一级,其中一开始信号系耦合至一输入端子,用以依序使用各级输出信号选择其多数闸极线,及多数级具有奇数级,用以接收第一时脉信号,及偶数级用以接收具有相位与第一时脉信号相反之第二时脉信号,其中每一级包含:一输入端子连接前一级之输出端子;一输出端子连接至对应之闸极线;一控制端子连接至下一级之输出端子;一时脉端子,其中输入有一对应之时脉信号;一提升装置连接于时脉端子与输出端子之间,在提升装置导通时,用以在时脉信号工作周期期间提升对应之闸极线;一下拉装置连接于输出端子与一第一电源电压之间,在下拉装置导通时,用以下拉对应之闸极线;一提升驱动装置连接于提升装置之输入节点,用以响应供应至输入端子之输入信号前缘,使提升装置导通,及响应供应至控制端子之控制信号前缘,使提升装置不导通;一下拉驱动装置连接于下拉装置之输入节点,用以响应输入信号前缘,使下拉装置不导通,及响应控制信号前缘,使下拉装置导通;及一浮动防止装置连接于下拉装置输入节点与一第二电源电压之间,用以经常连接第二电源电压至下拉装置输入节点,以防止下拉装置之输入节点成为浮动。17.根据申请专利范围第16项之LCD,其中多数级每一级另包含一导通防止装置,连接于下拉装置输入节点与第一电源电压之间,其中导通防止装置响应输出端子之输出信号,连接第一电源电压至下拉装置输入节点,以防止下拉装置成为导通。18.根据申请专利范围第17项之LCD,其中导通防止装置包含一NMOS电晶体,其泄极系连接至下拉装置输入节点,闸极系连接至输出端子及源极系连接至第一电源电压。19.根据申请专利范围第15项之LCD,其下拉驱动装置包含:一电容器连接于提升装置输入节点与输出端子之间;一第一电晶体,其泄极与闸极系共同连接至输入端子及源极系连接至提升装置输入节点;一第二电晶体,其泄极系连接至提升装置输入节点,闸极系连接下拉装置输入节点及源极系连接至第一电源电压;及一第三电晶体,其泄极系连接至提升装置输入节点,闸极系连接至控制端子及源极系连接至第一电源电压。20.根据申请专利范围第19项之LCD,其中下拉驱动装置包含:一第四电晶体,其泄极系连接至第二电源电压,闸极系连接至控制端子及源极系连接下拉装置输入节点;及一第五电晶体,其泄极系连接至下拉装置输入节点,闸极系连接至输入端子及源极系连接至第一电源电压。21.根据申请专利范围第20项之LCD,其中浮动防止装置包含一第六电晶体,其泄极与闸极系连接至第二电源电压及源极系连接至下拉装置输入节点,其中第六电晶体有一尺寸甚小于第五电晶体。22.根据申请专利范围第21项之LCD,其中第五电晶体对第六电晶体之尺寸比率系约20:1。23.根据申请专利范围第16项之LCD,另包含一外部连接端子,具有第一时脉信号输入端子五个端子,一第二时脉信号输入端子,一开始信号输入端子,一第一电源电输入端子及一第二电源电压输入端子。24.根据申请专利范围第16项之LCD,其中每一显示器细胞阵列电路,资料驱动电路及闸极驱动电路系属由非晶矽TFT制成之NMOS电晶体。25.一种用以驱动LCD闸极线之方法,其LCD包含一显示器细胞阵列电路,一资料驱动电路及一闸极驱动电路形成于一透明基材上,显示器细胞阵列电路包含多数资料线与多数闸极线,每一显示器细胞阵列连接至对应之一对资料线与闸极线,闸极驱动电路包含一移位暂存器,包含多数级彼此次第连接,其多数级具有一第一级,其中一开始信号系耦合至一输入端子,用以依序使用各级输出信号选择其多数闸极线,其多数级包括奇数级用以接收一第一时脉信号;及偶数级用以接收具有与第一时脉信号相位相反之第二时脉信号,多数级每一级包含一提升装置,用以提供第一与第二时脉信号中对应之一至一输出端子,及一下拉装置用以提供一第一电源电压至输出端子,其方法包含步骤:在时脉信号一工作周期期间,利用一输入信号充电一电容器,以提升连接至输出端子之闸极线;利用输出端子输出信号保持提升状态;响应输出信号后缘,开始闸极线之下拉与电容器之放电;响应下一级输出信号,完全下拉闸极线;及利用经常提供于下拉装置输入节点之第二电源电压,保持下拉状态。26.一种用以驱动LCD闸极线之方法,其LCD包含一显示器细胞阵列电路,一资料驱动电路及一闸极驱动电路形成于一透明基材上,显示器细胞阵列电路包含多数资料线与多数闸极线,每一显示器细胞阵列连接至对应之一对资料线与闸极线,闸极驱动电路包含一移位暂存器,包含多数级彼此次第连接,其多数级具有一第一级,其中一开始信号系耦合至一输入端子,用以依序使用各级输出信号选择其多数闸极线,其中驱动多数闸极线之方法系响应开始信号,利用具有多数级之移位暂存器,其中奇数闸极线系利用闸极线之移位暂存器奇数级,经由取样第一时脉信号加以驱动,并在取样之第一时脉信号一工作周期期间,驱动奇数闸极线,及偶数闸极线系经由取样具有与第一时脉信号相反相位之第二时脉信号加以驱动,并在取样之第二时脉信号一工作周期期间,驱动偶数闸极线,及其中各级之取样系响应前一级之输出信号而启始及响应下一级之输出信号而终止。27.一种LCD包含一显示器细胞阵列电路,一资料驱动电路及一闸极驱动电路形成于一透明基材上,显示器细胞阵列电路包含多数资料线与多数闸极线,每一显示器细胞阵列连接至对应之一对资料线与闸极线,其中资料驱动电路包含多数资料线块组与一移位暂存器,其中每一资料线块组包含多数驱动电晶体,其每一电晶体之泄极与源极系分别连接于一资料输入端子与资料线之间,及闸极系共同连接至一块组选择端子,其中移位暂存器包含多数级彼此次第连接,多数级具有一第一级,其中资料块组选择开始信号系耦合至一输入端子,以便利用各级输出信号依序选择多数资料线块组,及多数级包括奇数级,用以接收一第一时脉信号;及偶数级用以接收具有与第一时脉信号相位相反之第二时脉信号,其中每一级包含:一输入端子连接前一级之输出端子;一输出端子连接至对应资料线块组之块组选择端子;一控制端子连接至下一级之输出端子;一时脉端子,其中输入有一对应之时脉信号;一提升装置连接于时脉端子与输出端子之间,在提升装置导通时,用以在时脉信号工作周期期间提升对应之闸极线;一下拉装置连接于输出端子与一第一电源电压之间,在下拉装置导通时,利用第一电源电压线下拉对应之闸极线;一提升驱动装置连接于提升装置之输入节点,用以响应供应至输入端子之输入信号前缘,使提升装置导通,及响应供应至控制端子之控制信号前缘,使提升装置不导通;一下拉驱动装置连接于下拉装置之输入节点,用以响应输入信号前缘,使下拉装置不导通,及响应控制信号前缘,使下拉装置导通。28.根据申请专利范围第27项之LCD,其中该每一级包含一浮动防止装置,连接于下拉装置输入节点与一第二电源电压之间,用以经常连接第二电源电压至下拉装置输入节点,以防止下拉装置之输入节点成为浮动。29.根据申请专利范围第28项之LCD,其中多数级每一级另包含一导通防止装置,连接于下拉装置输入节点与第一电源电压之间,其中导通防止装置响应输出端子之输出信号,连接第一电源电压至下拉装置输入节点,以防止下拉装置成为导通。30.根据申请专利范围第29项之LCD,其中导通防止装置包含一NMOS电晶体,其泄极系连接至下拉装置输入节点,闸极系连接至输出端子及源极系连接至第一电源电压。31.根据申请专利范围第30项之LCD,其下拉驱动装置包含:一电容器连接于提升装置输入节点与输出端子之间;一第一电晶体,其泄极与闸极系共同连接至输入端子及源极系连接至提升装置输入节点;一第二电晶体,其泄极系连接至提升装置输入节点,闸极系连接下拉装置输入节点及源极系连接至第一电源电压;及一第三电晶体,其泄极系连接至提升装置输入节点,闸极系连接至控制端子及源极系连接至第一电源电压。32.根据申请专利范围第31项之LCD,其中下拉驱动装置包含:一第四电晶体,其泄极系连接至第二电源电压,闸极系连接至控制端子及源极系连接下拉装置输入节点;及一第五电晶体,其泄极系连接至下拉装置输入节点,闸极系连接至输入端子及源极系连接至第一电源电压。33.根据申请专利范围第31项之LCD,其中浮动防止装置包含一第六电晶体,其泄极与闸极系连接至第二电源电压及源极系连接至下拉装置输入节点,其中第六电晶体有一尺寸小于第五电晶体。34.根据申请专利范围第33项之LCD,其中第五电晶体对第六电晶体之尺寸比率系约20:1。35.根据申请专利范围第27项之LCD,另包含一外部连接端子,具有第一时脉信号输入端子,一第二时脉信号输入端子,一块组选择开始信号输入端子及多数资料输入端子。36.根据申请专利范围第27项之LCD,其中每一显示器细胞阵列电路,资料驱动电路及闸极驱动电路包含由非晶矽TFT制成之NMOS电晶体。37.一种闭塞-驱动LCD资料线之方法,包含一显示器细胞阵列电路一资料驱动电路及一闸极驱动电路形成于一透明基材上,显示器细胞阵列电路包含多数资料线与多数闸极线,每一显示器细胞阵列连接至对应之一对资料线与闸极线,其中资料驱动电路包含多数资料线块组与一移位暂存器,其中每一资料线块组包含多数驱动电晶体,其每一电晶体之泄极与源极系分别连接于一资料输入端子与资料线之间,及闸极系共同连接至一块组选择端子,其中移位暂存器包含多数级彼此次第连接,多数级具有一第一级,其中资料块组选择开始信号系耦合至一输入端子,以便利用各级输出信号依序选择多数资料线块组,及多数级包括奇数级,用以接收一第一时脉信号;及偶数级用以接收具有与第一时脉信号相位相反之第二时脉信号,其中多数级每一级包含一提升装置,用以提供第一与第二时脉信号中对应之一至一输出端子,及一下拉装置用以提供一第一电源电压至输出端子,其方法包含步骤:在时脉信号一工作周期期间,利用输入信号充电一电容器,致能一连接于输出端子之资料线块组;响应输出信号后缘,开始不致能资料线块组及使电容器放电;响应下一级之输出信号,完全不致能资料块组;利用提供于下拉装置输入装置之第一电源电压,保持其不致能状态。38.一种闭塞-驱动LCD资料线之方法,包含一显示器细胞阵列电路一资料驱动电路及一闸极驱动电路形成于一透明基材上,其中显示器细胞阵列电路包含多数资料线与多数闸极线,每一显示器细胞阵列连接至对应之一对资料线与闸极线,其中资料驱动电路包含多数资料线块组与一移位暂存器,其中每一资料线块组包含多数驱动电晶体,其每一电晶体之泄极与源极系分别连接于一资料输入端子与资料线之间,及闸极系共同连接至一块组选择端子,其中移位暂存器包含多数级彼此次第连接,多数级具有一第一级,其中资料块组选择开始信号系耦合至一输入端子,以便利用各级输出信号依序选择多数资料线块组,及多数级包括奇数级,用以接收一第一时脉信号;及偶数级用以接收具有与第一时脉信号相位相反之第二时脉信号,其方法利用具有多数级之移位暂存器,响应块组选择信号,依序驱动多数闸极线,其中奇数闸极线系利用闸极线之移位暂存器奇数级,经由依序取样第一时脉信号加以驱动,并在取样之第一时脉信号一工作周期期间,驱动奇数闸极线,及偶数闸极线系经由取样具有与第一时脉信号相反相位之第二时脉信号加以驱动,并在取样之第二时脉信号一工作周期期间,驱动偶数闸极线,其中各级之取样系响应前一级之输出信号而启始及响应下一级之输出信号而终止。39.一种LCD,包含一显示器细胞阵列电路,一资料驱动电路及一闸极驱动电路形成于一透明基材上,其中显示器细胞阵列电路包含多数资料线与多数闸极线,每一显示器细胞阵列连接至对应之一对资料线与闸极线,其中闸极驱动电路包含一第一移位暂存器,包含多数级彼此次第连接,其多数级具有第一级,其中一开始信号系耦合至一输入端子,用以利用每一级之输出信号依序选择其多数闸极线,其中资料驱动电路包含多数资料线块组与一第二移位暂存器,每一资料线块组包含多数驱动电晶体,其每一电晶体之泄极与源极系分别连接于一资料输入端子与资料线之间,及闸极系共同连接至一块组选择端子,其中第二移位暂存器包含多数级彼此次第连接,多数级具有一第一级,其中资料块组选择开始信号系耦合至一输入端子,以便利用各级输出信号依序选择多数资料线块组,及多数级包括奇数级,用以接收一第一时脉信号;及偶数级用以接收具有与第一时脉信号相位相反之第二时脉信号,其中每一级包含:一输入端子连接前一级之输出端子;一输出端子连接至对应之闸极线或资料线块组;一控制端子连接至下一级之输出端子;一时脉端子,其中输入有一对应之时脉信号;一提升装置连接于时脉端子与输出端子之间,在提升装置导通时,用以在时脉信号工作周期期间提升对应之输出端子;一下拉装置连接于输出端子与一第一电源电压之间,在下拉装置导通时,用以下拉对应之闸极线;一提升驱动装置连接于提升装置之输入节点,用以响应供应至输入端子之输入信号前缘,使电容器充电,以便使提升装置导通,及响应供应至控制端子之控制信号前缘,使电容器放电,以便使提升装置不导通;一下拉驱动装置连接于下拉装置之输入节点,用以响应输入信号前缘,使下拉装置不导通,及响应控制信号前缘,使下拉装置导通;及一浮动防止装置,连接于下拉装置输入节点与一第二电源电压之间,用以经常连接第二电源电压至下拉装置输入节点,以防止下拉装置之输入节点成为浮动。40.一种具有LCD模组之LCD,其中一液晶系间置于一较低透明基材与一较高透明基材之间,其LCD包含:一显示器细胞阵列电路形成于较低透明基材上,包含多数资料线及多数闸极线,每一显示器细胞阵列连接于对应之一对资料线与闸极线,一闸极驱动电路形成于较低透明基材上及包含一第一移位暂存器,包含多数级彼此次第连接,其多数级具有一第一级,其中一开始信号系耦合于一输入端子,第一移位暂存器利用每一级输出信号依序选择多数闸极线;一资料驱动电路形成于较低透明基材上及包含多数资料线块组与一第二移位暂存器,每一资料线块组包含多数驱动电晶体,其每一泄极与源极系连接于一资料输入端子与资料线之间及闸极系共同连接于一块组选择端子,其第二移位暂存器包含多数级彼此次第连接,其多数级具有一第一级,其中一块组选择开始信号系耦合于一输入端子,用以利用每一级之输出信号依序选择其多数资料线块组;及一弹性PCB,上面装置有一整体控制及资料驱动晶片,用以提供一控制信号与一资料信号至闸极输入端子与资料驱动电路。41.根据申请专利范围第40项之LCD,其中第一与第二移位暂存器每一个包括奇数级用以接收一第一时脉信号;及偶数级用以接收相位与第一时脉信号相反之第二时脉信号,其中每一级包含:一输入端子连接前一级之输出端子;一输出端子连接至对应之闸极线或资料线块组;一控制端子连接至下一级之输出端子;一时脉端子,其中输入有一对应之时脉信号;一提升装置连接于时脉端子与输出端子之间,在提升装置导通时,用以在时脉信号工作周期期间提升对应之输出端子;一下拉装置连接于输出端子与一第一电源电压之间,在下拉装置导通时,用以下拉对应之闸极线;一提升驱动装置连接于提升装置之输入节点,用以响应供应至输入端子之输入信号前缘,使提升装置导通,及响应供应至控制端子之控制信号前缘,使提升装置不导通;一下拉驱动装置连接于下拉装置之输入节点,用以响应输入信号前缘,使下拉装置不导通,及响应控制信号前缘,使下拉装置导通;及一浮动防止装置,连接于下拉装置输入节点与一第二电源电压之间,用以经常连接第二电源电压至下拉装置输入节点,以防止下拉装置之输入节点成为浮动。42.根据申请专利范围第41项之LCD,其中施加于第一移位暂存器之第一与第二时脉信号工作周期,宜大于施加于第二移位暂存器之第一与第二时脉信号工作周期乘以资料线块组之数量。43.根据申请专利范围第41项之LCD,其中LCD面板有一2英寸之对角线尺寸。44.根据申请专利范围第41项之LCD,其中每一级另包含一导通防止装置,连接至下拉装置输入节点与第一电源电压之间,其中导通防止装置响应输出端子输出信号,连接第一电源电压至下拉装置输入节点,以防止下拉装置成为导通。45.根据申请专利范围第44项之LCD,其中导通防止装置包含一NMOS电晶体,其泄极系连接至下拉装置输入节点,闸极系连接至输出端子及源极系连接至第一电源电压。46.根据申请专利范围第45项之LCD,其中提升驱动装置包含:一电容器连接于提升装置输入节点与输出端子之间;一第一电晶体,其泄极与闸极系共同连接至输入端子及源极系连接至提升装置输入节点;一第二电晶体,其泄极系连接至提升装置输入节点,闸极系连接至下拉装置输入节点及源极系连接至第一电源电压;及一第三电晶体,其泄极系连接至提升装置输入节点,闸极系连接至控制端子及源极系连接至第一电源电压。47.根据申请专利范围第46项之LCD,其中下拉驱动装置包含:一第四电晶体,其泄极系连接至第二电源电压,闸极系连接至控制端子及源极系连接至下拉装置输入节点;及一第五电晶体,其泄极系连接至下拉装置输入节点,闸极系连接至输入端子及源极系连接至第一电源电压。48.根据申请专利范围第47项之LCD,其中浮动防止装置包含一第六电晶体,其泄极与闸极系连接至第二电源电压及源极系连接至下拉装置输入节点,其中第六电晶体有一尺寸小于第五电晶体。49.根据申请专利范围第48项之LCD,其中第五电晶体对第六电晶体尺寸比率约为20:1。50.根据申请专利范围第40项之LCD,其中较低透明基材系经由一外部连接端子连接至弹性PCB,其中外部连接端子包含:五个端子连接至第一时脉信号输入端子之资料驱动电路,第二时脉信号输入端子,扫描开始信号输入端子,第一电源电压输入端子与第二电源电压输入端子;及第一时脉信号输入端子之三个控制端子,第二时脉信号输入端子与块组选择开始信号输入端子及全部连接至资料驱动电路之多数资料输入端子。51.根据申请专利范围第48项之LCD,其中显示器细胞阵列电路之电晶体,资料驱动电路及闸极驱动电路系非晶矽NMOS TFT。图式简单说明:第1图系根据传统技艺一聚矽TFT LCD中TFT基材之简化图示;第2图系根据传统技艺一非晶矽TFT LCD中TFT基材之简化图示;第3图系根据本发明一较佳实施例一非晶矽TFT LCD之分解透视图;第4图系根据本发明一较佳实施例一非晶矽TFT LCD中TFT基材之图示;第5图系第4图资料驱动电路移位暂存器方块图;第6图系第4图闸极驱动电路移位暂存器方块图;第7图系第5与6图移位暂存器各级之细部电路图;第8图系第7图各元件定时图;第9图系第7图各级模拟之输出波形;第10图系第7图输出信号时脉信号延迟特性之模拟波形;第11图系本发明闸极驱动电路一外部连接端子之配置;第12至14图系比较本发明与传统技艺移位暂存器之波形比较;第15图系说明一面板整个通道同时驱动之图示;第16图系根据本发明以块组驱动方式驱动一面板之图示;第17图系本发明块组驱动方式中各元件之定时图表;及第18至20图系闸极线驱动信号,资料线块组选择信号与图素电荷特性之模拟结果的图示,其中一切换电晶体(SWT)系设计为有一宽度4,000m及一长度5s。 |
