| 主权项 |
1.一种数位PLL电路,其包含:第1数位PLL电路,产生将第1基准时计信号之频率递增为预定固定倍之时计信号;信号产生电路,产生复数个时计信号,其与该产生之时计信号为相同频率,但各具不同之相位;频率侦测电路,以第1基准时计信号计数第2基准时计信号(水平同步信号)之周期,以侦测第2基准时计信号之频率;第2数位PLL电路,包含可变分频电路,其输入第2基准时计信号,并藉由对应由该频率侦测电路所侦测之第2基准时计信号之频率比,而加以分频,其特征为:第1基准时计信号之频率较第2基准时计信号之频率为高,而第2数位PLL电路于具有由产生具有该各相异相位之复数个时计信号之信号产生电路所输出之具有该各相异相位之时计信号内,选择与第2基准时计信号之相位相合之时计信号而输出。2.如申请专利范围第1项所述之数位PLL电路,其中,该第1数位PLL电路包含:基准振荡器,输出该第1基准时计信号;电压控制振荡器;1/N固定分频器,将该电压控制振荡器之输出信号加以分频;相位比较器,比较1/N固定分频器之分频输出之相位与该第1基准时计信号之相位,该该第1数位PLL电路之电压控制振荡器系由奇数个反相电路串接之回路所形成。3.如申请专利范围第2项所述之数位PLL电路,其中,该产生复数个时计信号之信号产生电路,由该反相电路之间之的连接线分别取出许多具有不同相位的信号,且从各连接线取出有2个180度相位差所构成。4.如申请专利范围第2项所述之数位PLL电路,其中,该第2数位PLL电路包含:信号切换电路,由该产生种数个时计信号之信号产生电路所输出之不同相位之复数个信号中,选出1个信号;1/M可变分频器,将该信号切换电路之输出信号加以分频;相位比较器,比较该1/M可变分频器之分频输出之相位与该第2基准时计信号之相位;递增/递减计数器,侦测该相位比较器之相位差;数位滤波器,设于该递增/递减计数器与该信号切换电路之间。5.如申请专利范围第1项所述之数位PLL电路,其中,在该第2基准时计信号为水平同步信号。6.一种数位PLL电路中的时计信号产生方法,藉以从设有不变分频器的第1数位PLL电路产生具有不同相位的复数个信号,从该复数个信号选出指定的信号,藉由第2数位PLL电路的可变分频器将该选出的信号分频,藉由第2数位PLL电路的相位比较电路比较该已分频的信号的相位与参考信号的相位,与基于该比较的结果从该复数个信号选出信号以除去该已分频的信号与该参考信号之间的该相位差,从而得到与该参考信号的相位同步的时计信号。图式简单说明:图1为本发明的方块图。图2为电压控制振荡器(VCO)之具体构造的电路图。图3为藉电压控制振荡器所输出之信号的时序图。图4为说明计数器之操作的时序图。图5为显示数位滤波器之一例的方块图。图6为显示信号切换电路之主要部分的方块图。图7为显示电压控制振荡器之另一具体构造的电路图。图8为显示信号切换电路之另一具体例的方块图。图9为显示习知技术的方块图。 |
