| 主权项 |
1.一种具有含有输出之一资料路径之积体电路,其包括;一可被耦合以接收一时脉讯号之时脉输入;一具有用于储存资料之数个分支之暂存器;一导引电路,其具有可耦合一带有资料之资料线的输入,该导引电路系耦合至暂存器且依序导引该资料进入该暂存器的复数个分支中之一被选择分支以响应于由该时脉讯号所触发之一第一信号;一分支选取电路,其系被耦合至该暂存器,该分支选取电路依序将被储存在该复数个分支中之一被选择分支的资料耦合至输出以响应于由该时脉讯号所触发之一第二信号,其中在一第一资料始传播过该资料路径之后且在该第一资料到达输出之前,一第二资料开始传播过该资料路径。2.如申请专利范围第1项所述之电路,其中该资料为一脉冲的形式。3.如申请专利范围第1项所述之电路,其中每一个分支进一步包括一第一及一第二闩(latch),其中该第一闩是回应(responsive to)逻辑〞1〞及该第二闩是回应逻辑〞0〞。4.如申请专利范围第3项所述之电路,其中该第一及第二闩在一读取周期的开始时被重置(reset)。5.如申请专利范围第1项所述之电路,其进一步包括一计数器,其系耦合至该导引电路及分支选取电路,该计数器产生一输出计数,且该输出计数系改变的以响应于该时脉讯号。6.如申请专利范围第5项所述之电路,其中来自于该计数器之一第一导引计数状态是被一第一时脉讯号所产生的且该第一导引计数状态系造成该导引电路将资料导引至该暂存器的复数个分支中的该被选择的分支处,及来自于该计数器之一第一选取计数状态是由一后续发生之时脉讯号所产生,且该第一选取计数状态使得该分支该选取电路可选择输出被储存在该被选择的分支中的该资料,该后续发生之时脉讯号系发生在该第一发生时脉讯号后的数个时脉周期之后。7.如申请专利范围第6项所述之电路,其中该时脉周期数为一。8.如申请专利范围第6项所述之电路,其中该时脉周期数为二。9.如申请专利范围第6项所述之电路,其中该时脉周期数可被程式地设定。10.如申请专利范围第6项所述之电路,其中该时脉周期数可被程式地设定为一或二。11.如申请专利范围第6项所述之电路,其中该时脉周期数可被程式地设定为0,1或2。12.如申请专利范围第6项所述之电路,其中该时脉周期数可以比一大。13.如申请专利范围第6项所述之电路,其中该时脉周期数可被程式地设定为比一大。14.如申请专利范围第5项所述之电路,其中来自于该计数器之一第一计数状态是被该一第一发生时脉讯号所产生的,该第一计数状态系造成该导引电路将资料导引至该暂存器的复数个分支中的该被选择的分支处;来自于该计数器之一第二计数状态是被该第二发生时脉讯号所产生的,该第二计数状态系造成该导引电路将该第二资料导引至该暂存器的复数个分支中的一被选择的第二分支处;来自于该计数器之一第三计数状态是被该选取电路所使用以选择输出被储存在该被选择的分支中的第一资料;及来自于该计数器之一第四计数状态是被该选取电路所使用以选择输出被储存在该被选择的第二分支中的该第二资料。15.如申请专利范围第14项所述之电路,其中该第三计数状态发生在与该第二计数状态相同的时脉周期上。16.如申请专利范围第14项所述之电路,其中该第三计数状态发生在该第二计数状态后的数个时脉周期之后。17.如申请专利范围第1项所述之电路,其更进而包括一具有可选取资料储存位址之记忆体阵列,且该记忆体阵列系耦合至该资料线。18.如申请专利范围第17项所述之电路,其中该记忆体阵列系包括静态随机存取记忆体。19.如申请专利范围第17项所述之电路,其中该记忆体阵列系包括唯读记忆体。20.如申请专利范围第17项所述之电路,其中该记忆体阵列系包括非挥发性的记忆体。21.如申请专利范围第5项所述之电路,其中该计数器为一具有一时脉输入之自我启动式的环绕计数器。22.如申请专利范围第21项所述之电路,其中该计数器改变一输出计数,以响应于被施至一单一电晶体之一信号的一边缘。23.如申请专利范围第22项所述之电路,其中该单一电晶体之闸极端系耦合至该时脉输入。24.如申请专利范围第23项所述之电路,其中该单一电晶体系耦合至复数个节点且造成在输出计数上的改变,该改变系藉将该等节点中的一个拉至一逻辑水平而没有一反相的拉动来达成。25.一种记忆体电路,该电路包括:一用于储存资料之可寻址记忆体单元之阵列;一耦合至该记忆体单元阵列之资料线;一被耦合以接收一时脉信号之时脉输入,该时脉讯号之一第一边缘系启动一第一读取周期以供应一输出资料在该资料线上;一具有用于储存之复数分支之暂存器;一计数器,其产生复数个导引计导状态及选取计数状态,该复数导引计数状态及选取计数状态系随着该时脉的每一个周期而改变;一导引电路,其系耦合至该暂存器及资料线,该导引电路更接收该复数导引计数状态,该导引电路将输出资料导引进入该暂存器之复数个分支中之一被选择分支;及选择电路,其被该复数选取计数状态所驱动,用以选择将被选择的分支中的该输出资料选择输出,其中该导引电路将第一输出资料进入暂存器之第一分支以响应于由该时脉信号之第一边缘所触动之一第一导引计数状态,且该选取电路选取用于输出之第一输出资料以响应于由该时脉信号之一第二边缘所触动之一第一选取计收状态,而该时脉信号系在该时脉信号之第一边缘的数个周期后发生的。26.如申请专利范围第25项所述之电路,其中每一个分支进一步包括一第一及一第二闩(latch),其中该第一闩是回应(responsive to)逻辑〞1〞及该第二闩是回应逻辑〞0〞。27.如申请专利范围第26项所述之电路,其中该第一及第二闩在一读取周期的开始时被重置(reset)。28.如申请专利范围第25项所述之电路其进一步包括失效电路用以使得该电路的输出失效。29.如申请专利范围第28项所述之失效电路,其中每一个分支都被防止于该电路的输出被使得失效时被选取作为输出。30.如申请专利范围第25项所述之电路,其更包括一时序电路以控制该复数导引计数状态的时序,其系关于在该资料线上之输出一资料脉冲的时序。31.如申请专利范围第30项所述之电路,其中该第一导引计数状态为一比在该资料线上的资料脉冲时间还长之脉冲。32.如申请专利范围第30项所述之电路其进一步包括具有一选通输入,及一被耦合至资料线之一输出之感应放大器,其中该等感应放大器可藉由基于该延迟讯号而被选通以产生在该资料线上之资料脉冲。33.如申请专利范围第32项所述之电路,其中该等感应放大器在一对资料线中的一条上产生一资料脉冲。34.如申请专利范围第30项所述之电路,其中该资料脉冲相较于该记忆系统之最小的周期时间为一窄的脉冲。35.如申请专利范围第25项所述之电路其进一步包括将该积体电路之输出变为开放电路之机构。36.如申请专利范围第25项所述之电路,其中该导引电路进一步包括:一等待时间(latency)选择输入用以在等待时间为二与等待时间为三之间作选择;及通路选择机构,其回应该等待时间的选择,用以选择一通路给该导引讯号。37.如申请专利范围第36项所述之电路,其中该通路选择机构包括一多工器。38.如申请专利范围第36项所述之电路,其中用于二数目周期之等待时间选择为1,以及三数目周期之等待时间选择为2。39.如申请专利范围第36项所述之电路,其进一步包括一额外的电路用以以等待时间为一来输出该资料。40.如申请专利范围第39项所述之电路,其中该导引电路于等待时间为一被选取时是被失去效用的。41.如申请专利范围第39项所述之电路,其中该额外的电路于等待时间为二或更大的等待时间被选取时是失去效用的。42.如申请专利范围第36项所述之电路,其中该计数器在三个计数状态之间循环。43.一种用来产生对于一感应放大器作选通(strobe)之时序之方法,其系用在一具有数个预解码线之记忆体中,该方法包括的步骤有:侦测在该等预解码线之任何一线上之一资料脉冲;产生一选通讯号;及选通该感应放大器以产生一输出讯号。44.如申请专利范围第43项所述之方法,其中该输出讯号为一脉冲。45.如申请专利范围第43项所述之方法,其中该选通讯号为一比该资料脉冲时间还短的脉冲。46.如申请专利范围第43项所述之方法,其中该等预解码讯号中的一次组(subset)讯号被输入至一逻辑NOR电路。47.如申请专利范围第43项所述之方法,其中该等预解码讯号中的一次组(subset)讯号被输入至一逻辑NAND电路。48.一种用来将在一具有一含输出之资料路径,含用于储存资料之复数分支之暂存器以及一接收一时脉信号之时脉输入之同步记忆系统之资料加以管线处理之方法,该方法包括的步骤有:接收在一时脉输入上的一第一时脉边缘,该第一时脉边缘启始一第一读取周期以产生第一资料;将该第一资料传播穿过该资料路径;将被该第一读取周期所产生的第一资料导引至一暂存器的复数个分支中的一第一个的一个分支处;接收在该时脉输入上的一第二时脉边缘,该第二时脉边缘启始一第二读取周期以产生第二资料;及在该第一资料到达输出之前,将该第二资料传播穿过该资料路径;将被该第二读取周期所产生的第二资料导引至该暂存器的复数个分支中的一第二个的一个分支处。49.如申请专利范围第48项所述之方法,其中每一个分支进一步包括一第一及一第二闩(latch),其中该第一闩是回应(responsive to)逻辑〞1〞及该第二闩是回应逻辑〞0〞。50.如申请专利范围第49项所述之方法,其中一特定的分支之该第一及第二闩是在资料被导引至该特定的分支之前被重置(reset)的。51.如申请专利范围第48项所述之方法其进一步包括了:在接收到该该第二时脉边缘时选取该第一资料来作为输出的步骤。52.如申请专利范围第51项所述之方法其进一步包括了:在接收到一第三时脉边缘时使得该第一资料失效的步骤。53.如申请专利范围第48项所述之方法其进一步包括了:接收在一时脉输入上的一第三时脉边缘,该第三时脉讯号启始一第三读取周期以产生第三资料;在该第一资料到达输出之前,将该第三资料传播在该资料路径中;将被该第三读取周期所产生的第三资料导引至该暂存器的复数个分支中的一第三个的一个分支处,及在接收到该该第三时脉讯号时选取该第一资料来作为输出。54.如申请专利范围第53项所述之方法其进一步包括了:在接收到一第四时脉边缘时使得该第一资料失效的步骤。55.如申请专利范围第48项所述之方法其中该系统进一步包括:一具有至少三个输出之周转计数器,其中的一个输出在一给定的周期中被选择;及一接收一失效(disable)讯号的失效电路,该失效电路具有至少三涸输出;其中该失效电路的至少三个输出跟着该计数器的至少三个输出,除非该失效讯号被主张。56.一种用以达成来自一系统之资料的无闪讯号输出的方法,该系统具有一第一及一第二暂存器,该第一暂存器在逻辑〞1〞被接收到时被设定,该第二暂存器在逻辑〞0〞被接收到时被设定,该系统有一资料输出,该方法包括的步骤有:重置该二暂存器,该等暂存器保持着重置状态直到资料到达将其设定为止;接收一输入讯号,其将该等暂存器之一加以设定;及同时选取该二暂存器来作为输出;其中该资料输出被该被设定及被选来作为输出的该第一暂存器造成切换至〞1〞;其中该资料输出被该被设定及被选来作为输出的该第二暂存器造成切换至〞0〞;及其中该资料输出没有被切换直到该等暂存器被选来作为输出及其中一个暂存器被设定为止。57.一种用来将具有一资料路径与一输出之资料加以管线处理之方法,该方法包括步骤有:启始第一资料沿着资料路径之传播;在启始该第一资料之传播后,并在该第一资料抵达输出前,启始第二资料沿者资料路径之传播;导引该第一资料进入第一储存元件;在导引该第一资料的该步骤后,导引该第二资料进入一个第二储存元件;选择在该第一储存元件之该第一资料以输出;以及在选择该第一资料的步骤后,选择在该第二储存元件中的该第二资料以输出。58.如申请专利范围第57项之方法,其中该第一储存元件和该第二储存元件系实质上位于资料路径之输出的相同位置。59.如申请专利范围第57项之方法,其中该启始第一资料之传播和导引该第一资料的步骤系藉由一时脉信号之第一边缘触发,而该启始第二资料之传播和导引该第二资料的步骤系藉由在该第一边缘后之该时脉信号的第二边缘触发。60.根据申请专利范围第59项之方法,其中选择该第一资料的该步骤系藉由在该时脉信号之该第一边缘后一数且之周期发生的该时脉信号之一边缘触发,其中该数目为0,1,2其中之一或更大。61.如申请专利范围第59项之方法,尚包括步骤有:在启始该第二资料之传播后,且在该第二资料抵达输出前,启始第三资料沿着资料路径之传播;在导引该第二资料的该步骤后,导引该第三资料进入第三储存元件;以及在选择该第二资料的该步骤后,选择在该第二储存元件中之该第三资料以输出。62.如申请专利范围第61项之方法,其中启始第三资料之传播和导引该第三资料之该等步骤系藉由该第二边缘后之该时脉信号的第三边缘触发。63.如申请专利范围第62项之方法,其中选择该第一资料的该步骤系藉由在该时脉信号之该第一边缘后一数目之周期发生的该时脉信号之一边缘,其中该数目为0,1,2其中之一或更大。64.如申请专利范围第63项之方法,其中选择该第二资料的该步骤系藉由在该时脉信号之该第一边缘后一数目之周期发生的该时脉信号之一边缘,其中该数目为0,1,2其中之一或更大。图式简单说明:图式1为依据本发明的一特定的实施例之一导引电路的一部分的一简化的电路图;图式2A和2B为依据本发明的一实施例之一导引电路的一部分之电路图;图式3为当一等待时间为二被选取时图式2之电路的一时序图;图式4为当一等待时间为三被选取时图式2之电路的一时序图;图式5为当一等待时间为一被选取时一导引电路的另一种电路;图式6为将图式2及5之电路的输出前送(propagating)至输出板之一输出电路;图式7为一管线计数产生电路用以产生用于图式2的电路中之管线计数(pipecount);图式8为一管线计数时延电路用以产生用于图式2的电路中之时延讯号;图式9为一计数时延产生电路用以产生与本发明的一实施例一起使用之时序讯号;图式10为一重置产生电路以用于图式2的电路的重置中;及图式11为一使管线有作用的电路用以与图式2之电路一起使用。 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