发明名称 | 半导体装置及其制造方法 | ||
摘要 | 本发明的课题是提供防止了各个读出放大器的读出速度因多个读出放大器的驱动而下降的半导体装置。在外延层3的主面内有选择地配置了包含P型杂质的P型阱层6,以与P型阱层6的底面相接的方式配置了包含N型杂质的N型底层7。而且,以与N型底层7相接的厚度配置了P型阱层2,用N型底层7和P型阱层2形成了PN结。此外,在外延层3的主面内有选择地配置了包含N型杂质的N型阱层4和包含P型杂质的P型阱层5,以使P型阱层6夹在其间。 | ||
申请公布号 | CN1404154A | 申请公布日期 | 2003.03.19 |
申请号 | CN02132295.3 | 申请日期 | 2002.09.04 |
申请人 | 三菱电机株式会社 | 发明人 | 国清辰也;滨本武史;田中义典 |
分类号 | H01L27/108;H01L21/70 | 主分类号 | H01L27/108 |
代理机构 | 中国专利代理(香港)有限公司 | 代理人 | 刘宗杰;王忠忠 |
主权项 | 1.一种半导体装置,其特征在于:具备:第1导电型的主半导体层,配置在半导体衬底的整个主面上,在其上方配置多个布线层;第1导电型的第1半导体层,有选择地配置在上述主半导体层的第1主面内;第1导电型的第2半导体层和第2导电型的第3半导体层,与上述第1半导体层邻接地、有选择地配置在上述主半导体层的上述第1主面内,以使上述第1半导体层夹在其间;第2导电型的第4半导体层,有选择地配置在上述第1半导体层下部的上述主半导体层内部,以便至少与上述第1半导体层的底面相接;以及第1导电型的第5半导体层,配置在上述主半导体层的第2主面内的整个面上,以与上述第4半导体层形成PN结的厚度配置上述第5半导体层,在上述第5半导体层与上述第4半导体层之间具有结电容,上述多个布线层具有:供给第1电压的第1电源布线;以及供给比第1电压低的第2电压的第2电源布线,将上述第3半导体层导电性地连接到上述第1电源布线上,将上述第2半导体层导电性地连接到上述第2电源布线上。 | ||
地址 | 日本东京都 |