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<P>Une Interface de bus comportant un premier circuit basée sur une première paire de transistors (10, 20) de type opposés présentant une électrode de commande et une électrode commune destinée à fournir à premier potentiel de sortie (D+). Un second circuit comporte une seconde paire de transistors (30, 40) de type opposés au présent et qui présentant une électrode commune destinée à fournir un second potentiel (D-) commutant dans un sens inverse au précédent. Le dispositif comporte des premiers moyens de couplage capacitifs destinés à réinjecter une fraction du signal existant audit premier potentiel (D+) dans lesdites électrode de commandes de ladite seconde paire de transistors et des seconds moyens de couplage capacitifs destinés à réinjecter une fraction du signal existant audit second potentiel (D-) dans lesdites électrodes de commande de ladite première paire de transistor. On arrive ainsi à compenser les décalage de temps de montée et de descente des transistors de chaque paire. </P>
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