高基底触发效应的静电放电保护元件结构及其应用电路

摘要

本发明提供一种高基底触发效应的静电放电(ESD)保护元件结构及其应用电路；该ESD保护元件结构形成于一P型井上，其包含有至少一NMOS，至少一用来电连接一P型井偏压电路的第一P+扩散区域，至少一虚置栅极，设于该NMOS以及该第一P+扩散区域之间，至少一用来电连接VSS电源接脚的第二P+扩散区域，以及至少一用以隔离该NMOS与该第二P+扩散区域的浅沟隔离(STI)；其中该NMOS的漏极、该P型井以及该NMOS的源极形成一寄生横向n－p－n双载子晶体管，且该NMOS的漏极与源极则分别电连接于一输入/输出缓冲垫以及该VSS电源接脚；当一ESD电压脉冲被施加于该输入/输出缓冲垫时，该P型井偏压电路会诱发一基底触发电流以触发该寄生横向双载子晶体管，进而快速排放该ESD电压脉冲的电流。

主权项

1.一种高基底触发效应的N通道金属氧化物半导体(NMOS)元件结构，该NMOS元件结构形成于一基底的P型井上，其特征是：该NMOS元件结构包含有：一栅极，设于该P型井中；一第一N+扩散区域，设于该P型井中，用来当作该NMOS元件结构的漏极；一第二N+扩散区域，设于该P型井中，用来当作该NMOS元件结构的源极，且该第一N+扩散区域、该P型井以及该第二N+扩散区域形成一寄生横向n-p-n双载子晶体管的集极、基极与射极；一第一P+扩散区域，设于该P型井中，用来电连接一P型井偏压电路；一虚置栅极，设于该第一N+扩散区域以及该第一P+扩散区域之间；一第二P+扩散区域，设于该P型井中，用来电连接一VSS电源接脚；以及一浅沟隔离(STI)，用以隔离该第二N+扩散区域与该第二P+扩散区域；其中当该P型井偏压电路诱发一基底触发电流时，该基底触发电流会由该第一P+扩散区域流过该虚置栅极下方的该P型井而开启该寄生横向双载子晶体管，以使电连接至该漏极的一特定电流被快速经由该源极而传导至该VSS电源接脚。