半导体装置

摘要

本发明为在产生感测放大器(15)之工作电位用过度驱动电路(12、13、14、16)中，例如，在感测放大器(15)之驱动节点SAP上，透过转接电路(13)，连接外加于位元线BLt-BLc之产生过度驱动电位VIIA用过度驱动电位产生电路(12)。此外，以推挽型之调节电路(14)来构成恢复电位产生电路，此恢复电位产生电路乃为了产生外加于位元线BLt、BLc之恢复电位VAA。因此，恢复电位产生电路可直接连接于感测放大器(15)之驱动节点SAP上。

主权项

2.如申请专利范围第1项之半导体装置,其为前述第一产生电路使用专用的电源电路所组成。3.如申请专利范围第1项之半导体装置,其中前述调节电路只在前述过度驱动后之特定恢复期间内产生前述恢复电位,其以外为输出高电阻。4.如申请专利范围第1项之半导体装置,其中前述调节电路系使用p型MOS电晶体与n型MOS电晶体串联之推挽式电路而组成。5.如申请专利范围第4项之半导体装置,其中前述p型MOS电晶体与n型MOS电晶体之各闸上各自连接运算放大器,而前述运算放大器其恢复期间初期之偏压电流比恢复期间之后的偏压电流大。6.如申请专利范围第4项之半导体装置,其中前述p型MOS电晶体与n型MOS电晶体之各闸上各自连接运算放大器,而前述运算放大器具有在恢复期间初期时偏压电流流动之第一电晶体,与尺寸比恢复期间之后的偏压电流流动之前述第一电晶体小的第二电晶体。7.如申请专利范围第1项之半导体装置,其中前述调节电路系使用将n型MOS电晶体与p型MOS电晶体串联之源输出器型推-拉型电路而组成。8.如申请专利范围第7项之半导体装置,其中前述n型MOS电晶体与p型MOS电晶体之各闸上各自连接运算放大器,而前述运算放大器其恢复期间初期之偏压电流比恢复期间之后的偏压电流大。9.如申请专利范围第1项之半导体装置,其中前述调节电路系使用将源输出器型n型MOS电晶体与源共同型n型MOS电晶体串联之图腾柱结构推-拉型电路而组成。10.如申请专利范围第9项之半导体装置,其中前述n型MOS电晶体之各闸上各自连接运算放大器,而前述运算放大器其恢复期间初期之偏压电流比恢复期间之后的偏压电流大。11.如申请专利范围第9项之半导体装置,其中前述源输出器型n型MOS电晶体系使用昇压电路来控制闸电位。12.一种半导体装置,其包含:矩阵状配置之多个记忆单元区域、放大位元线电位用的多个感测放大器、将控制多个字码线选择之一的主字码线驱动予以控制的多个主列解码器部、从对应于前述主字码线之一的前述多个字码线中,选择特定的字码线而驱动之多个段列解码器部、前述多个感测放大器在前述位元线感测工作所需之过度驱动电位予以各自产生之多个第一产生电路、控制前述过度驱动电位供给于前述多个感测放大器之各正电极的多个切换电路、以及包含各自连接于前述多个感测放大器正电极之推-拉型调节电路之多个第二产生电路,其中前述多个第二产生电路为产生过度驱动后之前述位元线的恢复电位,前述多个记忆单元区域与前述多个感测放大器在第一方向上交互配置,前述多个段列解码器部在与前述第一方向直角相交之第2方向上,与各前述多个记忆单元区域相邻而配置之,前述多个主列解码器部配置于前述第二方向之一端,前述多个切换电路配置于与前述多个感测放大器相邻之多个第一区域,前述多个第一产生电路配置于前述第一方向之一端,前述多个第二产生电路配置于与前述多个主列解码器部相邻之多个多个第二区域。13.如申请专利范围第12项之半导体装置,其中前述多个第一产生电路系使用各自专用之电源电路而组成。14.如申请专利范围第12项之半导体装置,其中前述多个调节电路只在前述过度驱动后之特定恢复期间内产生前述恢复电位,其以外为输出高电阻。15.如申请专利范围第12项之半导体装置,其中前述调节电路系使用p型MOS电晶体与n型MOS电晶体串联之推挽型电路。16.如申请专利范围第15项之半导体装置,其中前述p型MOS电晶体与n型MOS电晶体之各闸上各自连接运算放大器,而前述运算放大器在恢复期间初期时偏压电流流动比恢复期间之后的偏压电流流动大。17.如申请专利范围第15项之半导体装置,其中前述p型MOS电晶体与n型MOS电晶体之各闸上各自连接运算放大器,而前述运算放大器具有在恢复期间初期时偏压电流流动之第一电晶体,与尺寸比恢复期间之后的偏压电流流动之前述第一电晶体小的第二电晶体。18.如申请专利范围第12项之半导体装置,其中前述调节电路系使用将n型MOS电晶体与p型MOS电晶体串联之源输出器型推挽型电路而组成。19.如申请专利范围第18项之半导体装置,其中前述n型MOS电晶体与前述p型MOS电晶体之各闸上各自连接运算放大器,而前述运算放大器其恢复期间初期之偏压电流比恢复期间之后的偏压电流大。20.如申请专利范围第12项之半导体装置,其中前述调节电路使用将源输出器型n型MOS电晶体与源共同型n型MOS电晶体串联之图腾柱结构推挽型电路而组成。21.如申请专利范围第20项之半导体装置,其中前述n型MOS电晶体之各闸上各自连接运算放大器,而前述运算放大器在恢复期间初期时偏压电流流动比恢复期间之后的偏压电流流动大。22.如申请专利范围第20项之半导体装置,其中前述源输出器型n型MOS电晶体系使用昇压电路控制闸电位。图式简单说明:图1为一区块图,表示本发明之第一实施型态的过度驱动电路组成例。图2为一电路组成图,表示以上过度驱动电路之具体组成。图3为DRAM之记忆单元部平面图,表示以上过度驱动电路与其电源配线配置例。图4为一组成图,表示以上过度驱动电路之调节电路的一例。图5为一电路组成图,表示以上调节电路之具体组成。图6A~6E为一时间表,说明以上调节电路之动作。图7为一电路组成图,乃在以上过度驱动电路上,使用与过度驱动电路产生电路及内部电源电位产生电路不同的电源电路而组成时之具体例。图8为转接电路之电路组成图,表示使用与以上过度驱动电位产生电路及以上内部电源电位产生电路不同的电源电路而组成时之例。图9为一组成图,表示本发明之第二实施型态的调节电路例。图10为一组成图,表示本发明之第三实施型态的调节电路例。图11为一组成图,表示本发明之第四实施型态的调节电路例。图12为一过度驱动电路之区块图,说明以往技术及其问题。图13为一电路组成图,表示以往之过度驱动电路的具体组成。图14为DRAM之记忆单元部的平面图,表示以往之过度驱动电路与其电源配线配置例。