| 主权项 |
1.一种点触阵列,其特征系:使用复数个电子元件,该电子元件由具有离子传导性和电子传导性的混合导电体材料形成的第1电极、及电导性物质形成的第2电极等所构成,且电极间之电导系可控制的。2.如申请专利范围第1项之点触阵列,其中,具有可动离子(M离子:M为金属电子)的前述混合导电体材料为形成于可动离子供应源(M)上。3.如申请专利范围第1项之点触阵列,其中,前述混合导电体材料为Ag2S,Ag2Se,Cu2S或Cu2S。4.如申请专利范围第1.2或3项之点触阵列,其中,藉由包含于前述混合导电体材中的可动离子,形成桥接于前述第1电极与第2电极间,而使前述电极间的电导产生变化。5.如申请专利范围第1.2或3项之点触阵列,其中,在前述第1电极和前述第2电极间,具有半导体或绝缘体材料,其可固溶离子、且藉由固溶离子而呈现电子和离子传导性,并藉由使前述混合导电体材料中所含的可动离子流入该半导体或绝缘体材料,而使该半导体乃至绝缘体之电导产生变化。6.如申请专利范围第5项之点触阵列,其中,前述半导体或绝缘体材料为GeSx、GeSex、GeTex、乃至WOx(0<x<100)之结晶体乃至非结晶体。7.如申请专利范围第1.2或3项之点触阵列,其中,第1电极系由至少局部为混合导电体材料所覆盖之金属线所构成,第2电极系由金属线所构成,且至少构成一电极的金属线为复数条,且在该金属线间的各交点设置点触。8.如申请专利范围第1.2或3项之点触阵列,其中,前述点触之电导系被量子化。9.如申请专利范围第8项之点触阵列,其中,使用前述点触之量子化电导以作为记录状态,而构成多重记录记忆型元件。10.如申请专利范围第8项之点触阵列,其中,藉由以前述点触之量子化电导作为输入信号,来控制前述各电极的电位,而进行该输入信号间的加算乃至减算。11.如申请专利范围第1.2或3项之点触阵列,其中,系构成以前述点触的一端之电位作为输入信号之逻辑电路。12.一种NOT电路,其特征系:仅以2端子元件而构成之。13.一种NOT电路,其特征系:使用由2端子元件所形成之原子开关而构成之。14.如申请专利范围第13项之NOT电路,其中,前述原子开关,系由第1电极及第2电极所组成且电极间的电导可控制之元件所构成,该第1电极系由具有离子传导性与电子传导性的混合导电体材料所形成,该第2电极系由导电性材料所形成。15.如申请专利范围第14项之NOT电路,其中前述混合导电体材料系Ag2S,Ag2Se,Cu2S或Cu2Se。16.如申请专利范围第14项或第15项之NOT电路,其中,除了具有前述原子开关之外,且使用均为2端子元件的电阻、电容而构成。17.如申请专利范围第16项之NOT电路,其中,除了具有前述电阻、电容之外,且使用二极体而构成。18.如申请专利范围第16项之NOT电路,其中,透过前述电容而控制施加于前述原子开关之电压,据此而控制前述原子开关之电导。19.一种电子电路,其特征系:组合申请专利范围第13项至第18项之任一项之NOT电路、以及使用前述原子开关之AND电路与OR电路而构成。图式简单说明:第1图为表示配置本发明之复数点触之点触阵列之立体模式图。第2图为表示构成本发明之多重记忆记忆体之点触阵列之模式图。第3图为表示本发明之第1实施例之多重记忆后之记忆体之读取结果。第4图为本发明之第2实施例之点触阵列所构成之加算电路之运算结果之表示图。第5图为本发明之第3实施例之点触阵列所构成之减算电路之运算结果之表示图。第6图为本发明之第4实施例之点触阵列所构成之OR闸之模式图。第7图为本发明之第4实施例之点触阵列所构成之OR闸之动作结果之表示图。第8图为表示本发明之第4实施例之点触阵列逻辑电路之等效电路图。第9图为本发明之第5实施例之点触阵列所构成之AND闸之模式图。第10图为本发明之第5实施例之点触阵列所构成之AND闸之运算结果之表示图。第11图为本发明之第6实施例之点解阵列之制造方法之表示图。第12图为表示本发明之第7实施例之控制半导体之导电性之点触阵列之模式图。第13图为表示本发明之第8实施例之具有一部份为被混合导电体所覆盖之电极的点触阵列之模式图。第14图为本发明之第9实施例之NOT电路之模式图。第15图为本发明之第9实施例之NOT电路之动作原理之表示图。第16图为本发明之第10实施例之NOT电路之模式图。第17图为本发明之第10实施例之NOT电路之动作原理之表示图。第18图为本发明之第11实施例之NOT电路之模式图。第19图为本发明之第11实施例之NOT电路之动作原理之表示图。第20图为本发明之第12实施例之NOT电路之模式图。第21图为本发明之第13实施例之2进位数加算器之模式图。第22图为本发明之第13实施例之2进位数加算器之逻辑符号表示之图。第23图为本发明之第13实施例之2进位数加算器之真値表。 |
