| 主权项 |
1.一种静电放电保护装置,包含:一第一导电型之半导体基底;一第二导电型之第一掺杂区,设于该半导体基底上,且具有一边介(Boundary);一第二导电型之第二掺杂区,设于该半导体基底上;一通道区,设于该第一掺杂区及该第二掺杂区间;至少一岛状物,设于该第一掺杂区中,且具有一部分,其中,该部分及该边介间具有一间隙;及一具有第二导电型之井区,位于该半导体基底上,与该岛状物之一第一部份重叠且与该通道区保持一既定之距离。2.如申请专利范围第1项之静电放电保护装置,其中,该部分位于该岛状物之末端。3.如申请专利范围第1项之静电放电保护装置,其中,该井区与该岛状物之一第二部分不重叠。4.如申请专利范围第1项之静电放电保护装置,其中,该井区与该岛状物全部重叠。5.如申请专利范围第1项之静电放电保护装置,其中,该静电放电保护装置具有复数之岛状物,其中至少该等岛状物之一完全与该井区重叠。6.如申请专利范围第1项之静电放电保护装置,其中,该静电放电保护装置具有复数之岛状物,其中至少该等岛状物之一与该井区不重叠。7.如申请专利范围第1项之静电放电保护装置,其中,该岛状物具有一隔离层位于该半导体基底上。8.如申请专利范围第7项之静电放电保护装置,其中,该岛状物更具有一位于该隔离层上之导电层。9.如申请专利范围第1项之静电放电保护装置,其中,该岛状物为一场氧化层或一沟槽隔离区所形成,位于该半导体基底上。10.如申请专利范围第1项之静电放电保护装置,其中,该第一掺杂区之表面具有一矽化物。11.如申请专利范围第1项之静电放电保护装置,其中,该岛状物具有二末端,与该边界间形成二间隙。12.如申请专利范围第1项之静电放电保护装置,其中,该第一掺杂区耦接于一接合垫,该第二掺杂区耦接于一电源杆。13.一种静电放电保护装置,包含:一第一导电型之半导体基底;一第二导电型之第一掺杂区,设于该半导体基底上,且具有一边界;一第二导电型之第二掺杂区,设于该半导体基底上;一通道区,设于该第一掺杂区及该第二掺杂区间;一阵列之岛状物,设于该第一掺杂区中,使流经该第一掺杂区之静电放电电流可正向及逆向的流向该通道区。14.如申请专利范围第13项之静电放电保护装置,其中,该静电放电保护装置更具有一第二导电型之井区,位于该半导体基底上,与该岛状物重叠。15.如申请专利范围第14项之静电放电保护装置,其中,该井区部分的与该岛状物重叠。16.如申请专利范围第14项之静电放电保护装置,其中,该井区完全与该岛状物重叠。17.如申请专利范围第14项之静电放电保护装置,其中,该阵列之岛状物之一不与该井重叠。18.如申请专利范围第13项之静电放电保护装置,其中,每一该岛状物包含一位于该半导体基底上之隔离层及一位于该隔离层上之导电层。19.如申请专利范围第13项之静电放电保护装置,其中,每一该岛状物以一该半导基底上之场氧层形成。20.如申请专利范围第13项之静电放电保护装置,其中,该第一掺区之表面具有一矽化物。21.如申请专利范围第13项之静电放电保护装置,其中,该每一该岛状物具有二端以与该边界间形成二间隙。22.如申请专利范围第13项之静电放电保护装置,其中,该第一掺杂区耦接于一接合垫,该第二掺杂区耦接于一电源杆。23.一种静电放电防护装置,该静电放电防护装置包含:一第一导电型之半导体基底;一第二导电型之第一掺杂区,设于该半导体基底上,且具有一边界;一第二导电型之第二掺杂区,设于该半导体基底上;一通道区,设于该第一掺杂区及该第二掺杂区间;复数之岛状物,设于该第一掺杂区中,其中该等岛状物呈连扣(Interlock)关系以使静电放电电流逆向的往该通道区流。24.一种形成静电放电保护装置之方法,其中,该方法包含:于一第一导电型之半导体基底上形成一第二导电型之井区;于该半导体基底上形成一岛状物,且该岛状物之至少部分与该井区不重叠;于该半导体基底上形成一通道区,并使该通道区与该井区保持一特定距离;于该通道区两侧分别形成一第二导电型之第一掺杂区及一第二导电型之第二掺杂区,其中,该第一掺杂区与该井区重叠;其中,该岛状物之一端与该第一掺杂区之一边介(Boundary)分离,以形成一间隙。25.如申请专利范围第24项之形成静电放电保护装置之方法,其中,该岛状物与该井区完全不重叠。26.如申请专利范围第24项之形成静电放电保护装置之方法,其中,该方法中形成该岛状物之步骤为依序于该半导体基底上形成一隔离盘(Isolation Plate)及在该隔离盘上形成一导电盘(Conductive Plate)。27.如申请专利范围第24项之形成静电放电保护装置之方法,其中,该方法中形成该岛状物之步骤包括在该半导体基底上形成一场氧化层。28.如申请专利范围第24项之形成静电放电保护装置之方法,其中,该方法更包含一步骤,在该第一掺杂区上,形成一矽化物。29.如申请专利范围第24项之形成静电放电保护装置之方法,其中,该方法更包含形成一连接路径,分别将该第一掺杂区及该第二掺杂区耦接至一接合垫及一电源杆。30.一种静电放电保护装置形成方法,其中,该方法包含:于一第一导电型之半导体基底上形成复数之岛状物;于该半导体基底上形成一通道区;于该通道区两侧分别形成一第二导电型之第一掺杂区及一第二导电型之第二掺杂区,其中,该第一掺杂区与该岛状物重叠;其中,该岛状物使流于该第一掺杂区之静电放电电流顺向及逆向地流至该通道区。31.如申请专利范围第30项之静电放电保护装置形成方法,其中,该静电放电电流之顺向及逆向角度大于90度。32.如申请专利范围第30项之静电放电保护装置形成方法,其中,该方法更包含形成一与一该等岛状物重叠之第二导电型井区,其中,该井区与该通道区保持一既定之距离。33.如申请专利范围第30项之静电放电保护装置形成方法,其中,该方法更包含于该第一掺杂区中,但非该岛状物上,形成一矽化物。34.如申请专利范围第30项之静电放电保护装置形成方法,其中,该方法更包含形成一连接路径,分别将该第一掺杂区及该第二掺杂区耦接至一接合垫及一电源杆。35.一种适用于一积体电路之防护结构,用以加强静电放电保护,该结构包含:一第二导电型之通道区;及一第一导电型之一第一掺杂区,包含:一具有一第一电阻部份(first resistivity portion)之第一部,包含至少一第一区,一相邻于该通道区之第二区,及一连接该第一区及该第二区之间隙区;及一具有一第二电阻部份之第二部(second resistivityportion),包含一邻接于于该间隙区之第三区并与该通道区分隔;其中,静电放电电流之一部分经该间隙区,另一部分经该第二电阻部份,由该第一区流向该第二区,以均匀地启动该防护结构。36.如申请专利范围第35项之适用于一积体电路防护结构,更包含:一基底,用以供该第一掺杂区于其上形成;及一第一导电型之第二掺杂区,形成于该基底上;其中,该通道区位于该第一掺杂区及该第二掺杂区之间。37.如申请专利范围第35项之适用于一积体电路之防护结构,其中,该保护结构被一隔离区包围,该间隙区位于该第三区及该隔离区间。38.如申请专利范围第35项之适用于一积体电路之防护结构,其中,该第二电阻部份更包含一第四区,该间隙区位于该第三区及该第四区间。39.如申请专利范围第35项之适用于一积体电路之防护结构,其中,该第二电阻部份之片电阻大于该第一电阻部份之片电阻。40.如申请专利范围第39项之适用于一积体电路之防护结构,更包含一第一导电型之井区,其中,该第二电阻部份至少有一部分与该井区重叠。41.如申请专利范围第40项之适用于一积体电路之防护结构,其中,该第二电阻部份完全与该井区重叠。42.如申请专利范围第35项之适用于一积体电路之防护结构,其中,该第一区更包含至少一接触点。43.如申请专利范围第42项之适用于一积体电路之防护结构,其中,该第一区经该接触点连接至一积体电路接合垫。44.如申请专利范围第85项之适用于一积体电路之防护结构,其中,该第二电阻部份更包含一介电层。45.如申请专利范围第44项之适用于一积体电路之防护结构,其中,更有一导电层于该介电层上形成。46.如申请专利范围第35项之适用于一积体电路之防护结构,其中,该通道区上更包含一介电层。47.如申请专利范围第46项之适用于一积体电路之防护结构,其中,更有一导电层于该介电层上形成。48.如申请专利范围第35项之适用于一积体电路之防护结构,其中,更有一矽化物形成于该第一电阻部份之一第一表面上。49.如申请专利范围第35项之适用于一积体电路之防护结构,其中,更有一矽化物形成于该第一电阻部份之一第一表面上,一介电层形成于该第二电阻部份之一第二表面上。50.如申请专利范围第49项之适用于一积体电路之防护结构,其中,该介电层直接形成于该第二表面上,无任何矽化物存在于其间。51.一种适用于一积体电路之防护结构,用以加强静电放电保护,该结构包含:一第二导电型之通道区;及一第一导电型之一第一掺杂区,包含:一具有一第一电阻部份(first resistivity portion)之第一部,包含至少一具有至少一接触点之第一区,一相邻于该通道区之第二区,及一连接该第一区及该第二区之分流路径(detour path);及一具有一第二电阻部份(second resistivity portion)之第二部,设置于该通道区附近,包含一第三区及一第四区,其中,该第三区以该分流路径与该第四区分隔;其中,静电放电电流之一部分经该间隙区,另一部分经该第二部,由该第一区流向该第二区,以均匀的启动该防护结构。52.如申请专利范围第51项之适用于一积体电路之防护结构,更包含:一基底,用以设置该第一掺杂区;及一第一导电型之第二掺杂区,设置于该基底上;其中,该通道区位于该第一掺杂区及该第二掺杂区之间。53.如申请专利范围第51项之适用于一积体电路之防护结构,其中,该分流路径具有一第一方向,与一由该通道区朝向该接触区之第二方向略呈垂直。54.如申请专利范围第51项之适用于一积体电路之防护结构,其中,该分流路径具有一第一方向,与一该通道区朝向该接触区之第二方向具一约大于90度之方向差。55.如申请专利范围第51项之适用于一积体电路之防护结构,其中,该第二电阻部份之片电阻大于该第一电阻部份之片电阻。56.如申请专利范围第55项之适用于一积体电路之防护结构,其中,更包含一第一导电型之井区,其中,该第二区至少有一部分与该井区重叠。57.如申请专利范围第56项之适用于一积体电路之防护结构,其中,该第二部完全与该井区重叠。58.如申请专利范围第51项之适用于一积体电路之防护结构,其中,该第一区经该接触点连接至一积体电路接合垫。59.如申请专利范围第58项之适用于一积体电路之防护结构,其中,该第二掺杂区连接至一电源杆。60.如申请专利范围第51项之适用于一积体电路之防护结构,其中,该第二电阻部份更包含一介电层。61.如申请专利范围第60项之适用于一积体电路之防护结构,更包含一导电层形成于该介电层上。62.如申请专利范围第51项之适用于一积体电路之防护结构,其中,该通道区之上更包含一介电层。63.如申请专利范围第62项之适用于一积体电路之防护结构,其中,更有一导电层于该介电层上形成。64.如申请专利范围第51项之适用于一积体电路之防护结构,其中,更有一矽化物形成于该第一电阻部份之一第一表面上。65.如申请专利范围第64项之适用于一积体电路之防护结构,其中,该第二电阻部份更具有一介电层形成于该第二电阻部份之一第二表面上。66.如申请专利范围第65项之适用于一积体电路之防护结构,其中,该介电层直接形成于该第二表面上。67.如申请专利范围第51项之适用于一积体电路之防护结构,其中,该分流路径具有之其中一段路径,长度大于宽度。68.如申请专利范围第51项之适用于一积体电路之防护结构,其中,该第一电阻部份更包含一间隙区,该第一区经由该分流路径及该间隙区连接至该第二区。图式简单说明:第1图显示习知静电放电保护装置之上视图。第2图显示本发明静电放电保护装置之上视图;第3A图为第2图沿切线A-A'之侧视结构图;第3B图为第2图沿切线B-B'之侧视结构图;第3C图为第2图沿切线C-C'之侧视结构图;第4A图为本发明另一结构设计;第4B图为第4A图之沿切线D-D'之侧视图;第5A图为利用场氧化层,取代第3A图中之复矽晶层36及及薄闸氧化层38之本发明之一实施例;第5B图为将第4B图及第5B图混合之应用;第6A图至第6C图显示将第2图之结构稍加变化之本发明实施例;第7A至第7C图对应于第6A至第6C图,显示以场氧化层形成之隔离岛66之实施例;第8图显示之具有连扣(Interlocked)结构之隔离岛之实施实例;第9图为第8图之部分放大图;第10图显示具有连扣之隔离岛阵列及一与隔离岛重叠之n型井之一实施例;第11图类似第10图,但只有部分井区与隔离岛重叠;及第12A至第12C图显示由复矽晶及薄闸氧化层组合成为隔离岛之静电放电保护装置制程流程。 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