| 主权项 |
1.一种半导体晶圆,系搭载复数个半导体晶片,各半导体晶片具有记忆体矩阵,其特征为:该各半导体晶片具有:输入判定在老化时被接续于测试装置之探针与各半导体晶片之端子之电气之接续/非接续用之信号之第1端子,以及输出对于此被输入之信号之回应之信号之第2端子,其中该回应信号具有:指示介于该探针与半导体晶片的该端子之间的电气接续之第一位准、或指示介于该探针与半导体晶片的该端子之间的电气非接续之第二位准,以致其该测试装置得以判定是否有电气接续于该探针与半导体晶片的该端子之间。2.一种半导体晶圆,系搭载复数个半导体晶片,各半导体晶片具有记忆体矩阵,其特征为:该各半导体晶片具有:指定该记忆体矩阵之位址之复数的位址输入端子;以及输入输出写入以及读出资料之复数的资料输入输出端子;以及控制写入以及读出动作之复数的控制信号端子;以及老化时,判定被接续于测试装置之探针与各半导体晶片之端子之电气之接续/非接续用之复数的测试专用信号端子;以及输出具有指示介于该探针与半导体晶片的该端子之间的电气接续之第一位准或者指示介于该探针与半导体晶片的该端子之间的电气非接续之第二位准以致其该测试装置得以判定是否有电气接续于该探针与半导体晶片的该端子之间的端子。3.一种半导体晶片,其特征包含:具有记忆体矩阵之记忆体电路;以及轮入判定在老化时被接续于测试装置之探针与半导体晶片之端子的电气之接续/非接续用之信号,输出对于此被输入之信号之回应的信号,在该老化时判定被接续于该测试装置之探针与该半导体晶片之端子的电气之接续/非接续用之测试电路,其中该回应信号具有:指示介于该探针与半导体晶片的该端子之间的电气接续之第一位准、或指示介于该探针与半导体晶片的该端子之间的电气非接续之第二位准,以致其该测试装置得以判定是否有电气接续于该探针与半导体晶片的该端子之间。4.如申请专利范围第3项记载之半导体晶片,其中该测试电路具有:输入测试用时脉信号之测试时脉端子;以及轮入测试用控制信号之第1以及第2测试控制端子;以及输入输出测试用输入输出资料之测试输入输出端子;以及第1电源电压被供给之第1电源端子;以及第2电源电压被供给之第2电源端子。5.如申请专利范围第4项所述之半导体晶片,其中该测试电路具有:与由该测试时脉端子被输入之测试用时脉信号同步,依据由该第1以及第2测试控制端子被输入之测试用控制信号之组合而被控制,移位由该测试输入输出端子被输入之测试用指令资料之移位寄存器;以及解码此移位寄存器之资料之解码器,开始依据由该解码器被输出之现在状态旗标以及同步状态旗标之测试模式的动作。6.如申请专利范围第5项所述之半导体晶片,其中该测试电路具有与由该测试时脉端子被输入之测试用时脉信号同步而计数之计数器,在该测试模式时,将该计数器之计数値当成该记忆体电路之位址信号使用,将该计数器之进位信号由该测试输入输出端子输出,在该测试装置中,判定各探针与该半导体晶片之各端子的电气之接续/非接续。7.如申请专利范围第6项所述之半导体晶片,其中将该计数器之进位信号当成该记忆体电路之写入资料使用。8.如申请专利范围第6项所述之半导体晶片,其中“异或“运算该计数器之进位信号与该记忆体电路之读出资料,由该测试输入输出端子输出,使用于该老化中途之不良率的监视。9.一种半导体装置之制造方法,系由半导体晶圆切出半导体晶片,搭载有相互分离之第1半导体晶片与第2半导体晶片,其特征为具有:在由该半导体晶圆切出半导体晶片之前,进行该第1以及第2半导体晶片之老化之步骤,其中该进行老化之步骤具有下列步骤:进行判定被接续于测试装置之各探针与该半导体晶圆之该第1以及第2各半导体晶片之各端子的电气之接续/非接续用之接触检查;假设由进行该接触检查之该步骤判定为电气接续时便输出第一位准之信号,以致其该测试装置可了解有电气接续于该探针与该端子之间;及假设由进行该接触检查之该步骤判定为电气非接续时便输出不同于该第一位准之第二位准的信号,以致其该测试装置可了解有电气非接续于该探针与该端子之间。10.如申请专利范围第9项所述之半导体装置之制造方法,其中该第1以及第2半导体晶片系由互异的半导体晶圆切出。图式简单说明:图1系显示本发明之一实施形态之半导体晶片之方块图。图2系显示本发明之一实施形态之显示SRAM之方块图与测试电路之电路图。图3系显示本发明之一实施形态之测试电路之真値表之说明图。图4系显示本发明之一实施形态之测试指令表之说明图。图5系显示本发明之一实施形态之SRAM之记忆体矩阵与行解码器内之救济电路之电路图。图6系显示本发明之一实施形态之实现半导体晶圆之老化用之测试系统之方块图。图7系显示本发明之一实施形态之半导体晶圆之老化程序之流程图。图8系显示本发明之一实施形态中,由适用半导体晶圆之老化之情形的晶圆处理至组装为止之制造顺序之流程图。图9系显示本发明之一实施形态之MCP之剖面图。图10系显示本发明之一实施形态之半导体晶圆之平面图。图11系显示本发明之一实施形态之半导体晶片之平面图。图12系显示本发明之一实施形态之不良率之变迁之特性图。图13系显示本发明之一实施形态之含监视机能之老化程序之流程图。图14系显示本发明之一实施形态之测试电路之动作(动作模式设定定时)之定时图。图15系显示本发明之一实施形态之测试电路之动作(老化以及接触检查定时)之定时图。图16系显示本发明之一实施形态之测试电路之动作(含监视机能之老化定时)之定时图。图17系显示本发明之一实施形态之老化时之内部动作之定时图。图18系显示本发明之一实施形态之可以多重选择之行解码器之电路图。图19系显示本发明之一实施形态之多重选择行解码器之真値表之说明图。图20系显示本发明之一实施形态中,使用输出启动信号选择半导体晶片之情形的测试系统之方块图。 |
