| 主权项 |
1.一种形成埋层接触带的方法,包括下列步骤:(a)在一半导体基底中形成一沟槽;(b)将上述沟槽部分填入一第一导电层;(c)在该第一导电层以上的沟槽侧壁形成一环状绝缘层;(d)在该第一导电层上形成一第二导电层,并使该第二导电层之表面低于该基底表面;(e)去除部分该环状绝缘层,使该环状绝缘层之表面低于该第二导电层,并重新露出部分沟槽侧壁;以及(f)以选择性的沈积法在露出的部分沟槽侧壁上及第二导电层表面形成一第三导电层,作为埋层接触带。2.如申请专利范围第1项所述之方法,其中该第一导电层为掺杂的复晶矽层。3.如申请专利范围第1项所述之方法,其中该环状绝缘层的材质为氧化矽。4.如申请专利范围第1项所述之方法,其中该第二导电层为掺杂的复晶矽层。5.如申请专利范围第1项所述之方法,其中该第二导电层为掺杂的非晶矽层。6.如申请专利范围第1项所述之方法,其中该第三导电层为半球形矽晶粒(HSG)层。7.如申请专利范围第6项所述之方法,其中该半球形矽晶粒(HSG)层掺杂有剂量1018~1021cm-2的磷离子或砷离子。8.如申请专利范围第6项所述之方法,其中该半球形矽晶粒(HSG)层的厚度为20~100nm之间。9.如申请专利范围第6项所述之方法,其中该半球形矽晶粒(HSG)层的晶粒的大小在10~50nm之间。10.如申请专利范围第1项所述之方法,其中该第三导电层为择自下列所组成之族群:半球形矽晶粒(HSG)层、锗化矽(SiGe)、选择性复晶矽(selective poly)、以及(假)磊晶矽((pseudo)epi)。11.如申请专利范围第1项所述之方法,其中该第二导电层低于基底的深度不超过200nm。12.如申请专利范围第1项所述之方法,其中该环状绝缘层低于该第二导电层的深度在30~50nm之间。13.如申请专利范围第1项所述之方法,其中在步骤(e)与步骤(f)之间更包括:对该第二导电层进行电浆掺杂。14.如申请专利范围第1项所述之方法,其中在步骤(e)与步骤(f)之间更包括:在该第二导电层上形成一衬垫层。15.如申请专利范围第1项所述之方法,其中在步骤(f)之后更包括:在该第三导电层上形成一覆盖层。16.一种形成埋层接触带的方法,包括下列步骤:(a)在一半导体基底中形成一沟槽;(b)将上述沟槽部分填入一掺杂的复晶矽层为第一导电层;(c)在该第一导电层以上的沟槽侧壁形成一环状绝缘层;(d)在该第一导电层上形成一掺杂的非晶矽层为第二导电层,并使该第二导电层之表面低于该基底表面;(e)去除部分该环状绝缘层,使该环状绝缘层之表面低于该第二导电层,并重新露出部分沟槽侧壁;以及(f)以选择性的沈积法在露出的部分沟槽侧壁上及第二导电层表面形成一半球形矽晶粒(HSG)层为第三导电层,作为埋层接触带。17.如申请专利范围第16项所述之方法,其中该第一导电层为掺杂的复晶矽层。18.如申请专利范围第16项所述之方法,其中该环状绝缘层的材质为氧化矽。19.如申请专利范围第16项所述之方法,其中该半球形矽晶粒(HSG)层掺杂有剂量1018~1021cm-2的磷离子或砷离子。20.如申请专利范围第16项所述之方法,其中该半球形矽晶粒(HSG)层的厚度为20~100nm之间。21.如申请专利范围第16项所述之方法,其中该半球形矽晶粒(HSG)层的晶粒的大小在10~50nm之间。22.如申请专利范围第16项所述之方法,其中该第二导电层低于基底的深度不超过200nm。23.如申请专利范围第16项所述之方法,其中该环状绝缘层低于该第二导电层的深度在30~50nm之间。24.如申请专利范围第16项所述之方法,其中步骤(e)系以湿蚀刻法去除部分该环状绝缘层。25.如申请专利范围第16项所述之方法,其中在步骤(e)与步骤(f)之间更包括:对该第二导电层进行电浆掺杂。26.如申请专利范围第16项所述之方法,其中在步骤(e)与步骤(f)之间更包括:在该第二导电层上形成一氮化矽衬垫层。27.如申请专利范围第16项所述之方法,其中在步骤(f)之后更包括:在该第三导电层上形成一氧化矽或氮化矽覆盖层。28.一种形成埋层接触带的方法,包括下列步骤:(a)在一半导体基底中形成一沟槽;(b)于该沟槽的上半部侧壁形成一环状绝缘层;(c)于该沟槽中填入一第一导电层且覆盖该环状绝缘层,其中该第一导电层系作为沟槽电容;(d)去除部分该第一导电层,使其表面低于该基底表面;(e)去除部分该环状绝缘层,使其表面低于该第一导电层,并重新露出部分沟槽侧壁;以及(f)以选择性的沈积法在露出的部分沟槽侧壁上及第一导电层表面形成一第二导电层,作为埋层接触带。29.如申请专利范围第28项所述之方法,其中该环状绝缘层的材质为氧化矽。30.如申请专利范围第28项所述之方法,其中该第一导电层为掺杂的复晶矽层。31.如申请专利范围第28项所述之方法,其中该第一导电层为掺杂的非晶矽层。32.如申请专利范围第28项所述之方法,其中该第二导电层为半球形矽晶粒(HSG)层。33.如申请专利范围第32项所述之方法,其中该半球形矽晶粒(HSG)层掺杂有剂量1018~1021cm-2的磷离子或砷离子。34.如申请专利范围第32项所述之方法,其中该半球形矽晶粒(HSG)层的厚度为20~100nm之间。35.如申请专利范围第32项所述之方法,其中该半球形矽晶粒(HSG)层的晶粒的大小在10~50nm之间。36.如申请专利范围第28项所述之方法,其中该第二导电层为择自下列所组成之族群:半球形矽晶粒(HSG)层、锗化矽(SiGe)、选择性复晶矽(selective poly)、以及(假)磊晶矽((pseudo)epi)。37.如申请专利范围第28项所述之方法,其中该第一导电层低于基底的深度不超过200nm。38.如申请专利范围第28项所述之方法,其中该环状绝缘层低于该第一导电层的深度在30~50nm之间。39.如申请专利范围第28项所述之方法,其中在步骤(e)与步骤(f)之间更包括:对该第一导电层进行电浆掺杂。40.如申请专利范围第28项所述之方法,其中在步骤(e)与步骤(f)之间更包括:在该第一导电层上形成一衬垫层。41.如申请专利范围第28项所述之方法,其中在步骤(f)之后更包括:在该第二导电层上形成一覆盖层。42.一种动态随机存取记忆体,包括:一电晶体;一沟槽式电容器;以及一埋层接触带,用来作为该电晶体与该沟槽式电容器之电性连接,其中该埋层接触带系根据申请专利专利范围第1项所述之方法所形成。43.一种动态随机存取记忆体,包括:一电晶体;一沟槽式电容器;以及一埋层接触带,用来作为该电晶体与该沟槽式电容器之电性连接,其中该埋层接触带系根据申请专利专利范围第16项所述之方法所形成。44.一种动态随机存取记忆体,包括:一电晶体;一沟槽式电容器;以及一埋层接触带,用来作为该电晶体与该沟槽式电容器之电性连接,其中该埋层接触带系根据申请专利范围第28项所述之方法所形成。图式简单说明:第1~5图为一系列剖面图,用以说明习知制作埋层接触带的流程。第6~11图为一系列剖面图,用以说明本发明一较佳实施例制作埋层接触带的流程。第12图为一具有埋层接触带的DRAM单元结构。第13~19图为一系列剖面图,用以说明本发明另一较佳实施例制作埋层接触带的流程。 |
