一种非挥发性记忆体

摘要

本发明系提供一种主记忆体阵列直接连接于冗余记忆体阵列的非挥发性记忆体，且该非挥发性记忆体系具有虚接地阵列结构(virtual ground array structure)。该主记忆体阵列区与该冗余记忆体阵列区均各包含有复数个记忆胞、复数条位元线以及复数条接地线。其中每一记忆胞皆包含有一源极区与一汲极区形成于一半导体晶片之基底内，每一位元线系与该主记忆体阵列区或该冗余记忆体阵列区内之一预定数目个记忆胞之汲极区相互电连接，而每一接地线则系与该记忆体阵列区或该冗余记忆体阵列区内之一预定数目个记忆胞之源极区相互电连接。本发明之非挥发性记忆体可经由一控制主记忆体阵列解码器以及一冗余记忆体阵列解码器，使得主记忆体阵列与冗余记忆体阵列能经由一共用源极/汲极而直接相邻。

主权项

1.一种系设于一半导体晶片之基底上的非挥发性记忆体,该非挥发性记忆体包含有:一主记忆体阵列区(main memory array),且该主记忆体阵列区包含有:至少一主记忆胞(memory cell),且该主记忆胞包含有一主源极区(source)与一主汲极区(drain)设于该半导体晶片之基底内;至少一主位元线(bit lines),且该主位元线系电连接于该主记忆胞之该主汲极区;至少一主接地线(ground lines),且该主接地线系电连接于该主记忆胞之该主源极区;一直接相连接于该主记忆体阵列区之冗余记忆体阵列区(redundancy memory array),且该冗余记忆体阵列区包含有:至少一冗余记忆胞,且该冗余记忆胞包含有一冗余源极区与一冗余汲极区设于该半导体晶片之基底内;至少一冗余位元线,且该冗余位元线系与该冗余记忆胞之该冗余汲极区相互电连接;至少一冗余接地线,且该冗余接地线系与该冗余记忆胞之该冗余源极区相互电连接;以及一共用源极区,用来当作该主记忆体阵列区与该冗余记忆体阵列区之交界处的该主源极区以及该冗余源极区。2.如申请专利范围第1项之非挥发性记忆体,其中该非挥发性记忆体另包含有一周边电路区,且该周边电路区包含有:一主记忆体接地线解码器(main memory ground linedecoder),电连接于该主记忆体阵列区之该主接地线;一冗余记忆体接地线解码器(redundancy memory groundline decoder),电连接于该冗余记忆体阵列区之该冗余接地线;以及至少二信号传输线,且各该信号传输线的两端系分别电连接于该主记忆体接地线解码器与该冗余记忆体接地线解码器。3.如申请专利范围第2项之非挥发性记忆体,其中该共用源极区系电连接于一共用接地线,当该主记忆体接地线解码器定址该共用接地线时,该主记忆体接地线解码器会经由该一信号传输线来传输一信号予该冗余记忆体接地线解码器,以决定该共用接地线之电位,并使该共用接地线与该冗余记忆体接地线解码器间之电性连接形成开路状态;反之,当该冗余记忆体接地线解码器定址该共用接地线时,该冗余记忆体接地线解码器会经由该另一信号传输线来传输一信号予该主记忆体接地线解码器,以决定该共用接地线之电位,并使该共用接地线与该主记忆体接地线解码器间之电性连接形成开路状态。4.如申请专利范围第3项之非挥发性记忆体,其中该主记忆体接地线解码器中电连接至该共用接地线之该副解码器包含有一用来接收位址信号之三输入的NAND闸、一个反向器以及一个三态反向器,且该反向器的一输入端系电连接于该三输入之NAND闸的输出端,而该三态反向器之控制端则系电连接于该冗余接地线解码器中电连接于该共用接地线之副解码器之四输入NAND闸的输出端;而该冗余记忆体接地线解码器中连接至该共用接地线之该副解码器则包含有一用来接收位址信号以及相符信号之四输入的NAND闸、一个反向器以及一个三态反向器,且该反向器之输入端系电连接于该四输入之NAND闸的输出端,而该三态反向器之控制端则系电连接于该主记忆体接地线解码器中电连接于该共用接地线之副解码器的三输入NAND闸的输出端。5.如申请专利范围第2项之非挥发性记忆体,其中该共用源极区系电连接于一共用接地线,当该主记忆体接地线解码器定址该共用接地线时,该主记忆体接地线解码器会经由该一信号传输线来传输一信号予该冗余记忆体接地线解码器,使得电连接到该共用接地线之各该副解码器都被选择而呈等电位输出;反之,当该冗余记忆体接地线解码器定址该共用接地线时,该冗余记忆体接地线解码器会经由该一信号传输线来传输一信号予该主记忆体接地线解码器,使得连接到该共用接地线之各该副解码器都被选择而呈等电位输出。6.如申请专利范围第5项之非挥发性记忆体,其中该主记忆体接地线解码器中连接至该共用接地线之该副解码器包含有一用来接收位址信号之三输入的NAND闸、一个二输入的NAND闸以及一反向器,且该二输入NAND闸的一输入端系电连接于该三输入之NAND闸的输出端,而该二输入NAND闸的另一输入端则系电连接于冗余接地线解码器中电连接于该共用接地线之副解码器的四输入NAND闸的输出端;而该冗余记忆体接地线解码器中连接至该共用接地线之该副解码器则包含有一用来接收位址信号以及相符信号之四输入的NAND闸、一个二输入的NAND闸以及一个反向器,且该二输入NAND闸的一输入端系电连接于该四输入之NAND闸的输出端,而该二输入NAND闸的另一输入端则系电连接于该主记忆体接地线解码器中电连接于该共用接地线之副解码器的三输入NAND闸的输出端。7.如申请专利范围第1项之非挥发性记忆体,其中该非挥发性记忆体系为一具有虚接地阵列结构的非挥发性记忆体。8.一种系设于一半导体晶片之基底上的非挥发性记忆体,该非挥发性记忆体包含有:一主记忆体阵列区,且该主记忆体阵列区包含有:至少一主记忆胞,且该主记忆胞包含有一主源极区与一主汲极区设于该半导体晶片之基底内;至少一主位元线,且该主位元线系电连接于该主记忆胞之该主汲极区;至少一主接地线,且该主接地线系电连接于该主记忆胞之该主源极区;一直接相连接于该主记忆体阵列区之冗余记忆体阵列区,且该冗余记忆体阵列区包含有:至少一冗余记忆胞,且该冗余记忆胞包含有一冗余源极区与一冗余汲极区设于该半导体晶片之基底内;至少一冗余位元线,且该冗余位元线系与该冗余记忆胞之该冗余汲极区相互电连接;至少一冗余接地线,且该冗余接地线系与该冗余记忆胞之该冗余源极区相互电连接;以及一共用汲极区,用来当作该主记忆体阵列区与该冗余记忆体阵列区之交界处的该主汲极区以及该冗余汲极区。9.如申请专利范围第8项之非挥发性记忆体,其中该非挥发性记忆体另包含有一周边电路区,且该周边电路区包含有:一主记忆体位元线解码器,电连接于该主记忆体阵列区之该主位元线;一冗余记忆体位元线解码器,电连接于该冗余记忆体阵列区之该冗余位元线;以及至少二信号传输线,且各该信号传输线的两端系分别电连接于该主记忆体位元线解码器与该冗余记忆体位元线解码器。10.如申请专利范围第9项之非挥发性记忆体,其中该共用汲极区系电连接于一共用位元线,当该主记忆体位元线解码器定址该共用位元线时,该主记忆体位元线解码器会经由该一信号传输线来传输一信号予该冗余记忆体位元线解码器,以决定该共用位元线之电位,并使该共用位元线与该冗余记忆体位元线解码器间之电性连接形成开路状态;反之,当该冗余记忆体位元线解码器定址该共用位元线时,该冗余记忆体位元线解码器会经由该另一信号传输线来传输一信号予该主记忆体位元线解码器,以决定该共用位元线之电位,并使该共用位元线与该主记忆体位元线解码器间之电性连接形成开路状态。11.如申请专利范围第10项之非挥发性记忆体,其中该主记忆体位元线解码器中电连接至该共用位元线之该副解码器包含有一用来接收位址信号之三输入的NAND闸、一个反向器以及一个三态反向器,且该反向器的一输入端系电连接于该三输入之NAND闸的输出端,而该三态反向器之控制端则系电连接于该冗余位元线解码器中电连接于该共用位元线之副解码器之四输入NAND闸的输出端;而该冗余记忆体位元线解码器中连接至该共用位元线之该副解码器则包含有一用来接收位址信号以及相符信号之四输入的NAND闸、一个反向器以及一个三态反向器,且该反向器之输入端系电连接于该四输入之NAND闸的输出端,而该三态反向器之输入端则系电连接于该主记忆体位元线解码器中电连接于该共用位元线之副解码器的三输入NAND闸的输出端。12.如申请专利范围第9项之非挥发性记忆体,其中该共用汲极区系电连接于一共用位元线,当该主记忆体位元线解码器定址该共用位元线时,该主记忆体位元线解码器会经由该一信号传输线来传输一信号予该冗余记忆体位元线解码器,使得电连接到该共用位元线之各该副解码器都被选择而呈等电位输出;反之,当该冗余记忆体位元线解码器定址该共用位元线时,该冗余记忆体位元线解码器会经由该一信号传输线来传输一信号予该主记忆体位元线解码器,使得连接到该共用位元线之各该副解码器都被选择而呈等电位输出。13.如申请专利范围第12项之非挥发性记忆体,其中该主记忆体位元线解码器中连接至该共用位元线之该副解码器包含有一用来接收位址信号之三输入的NAND闸、一个二输入的NAND闸以及一反向器,且该二输入NAND闸的一输入端系电连接于该三输入之NAND闸的输出端,而该二输入NAND闸的另一输入端则系电连接于冗余位元线解码器中电连接于该共用位元线之副解码器的四输入NAND闸的输出端;而该冗余记忆体位元线解码器中连接至该共用位元线之该副解码器则包含有一用来接收位址信号以及相符信号之四输入的NAND闸、一个二输入的NAND闸以及一个反向器,且该二输入NAND闸的一输入端系电连接于该四输入之NAND闸的输出端,而该二输入NAND闸的另一输入端则系电连接于该主记忆体位元线解码器中电连接于该共用位元线之副解码器的三输入NAND闸的输出端。14.如申请专利范围第8项之非挥发性记忆体,其中该非挥发性记忆体系为一具有虚接地阵列结构的非挥发性记忆体。15.一种系设于一半导体晶片之基底上的非挥发性记忆体,该非挥发性记忆体包含有:一主记忆体阵列区,且该主记忆体阵列区包含有至少一主记忆胞:一直接相连接于该主记忆体阵列区之冗余记忆体阵列区,且该冗余记忆体阵列区包含有至少一冗余记忆胞;以及一共用掺杂区,设于该主记忆体阵列区与该冗余记忆体阵列区之交界处,以同时电连接于邻接于该交界处的该主记忆胞以及该冗余记忆胞。16.如申请专利范围第15项之非挥发性记忆体,其中该主记忆胞以及该冗余记忆胞均各包含有一源极区与一汲极区设于该半导体晶片之基底内,且该共用掺杂区系用来作为邻接于该交界处之该主记忆胞以及该冗余记忆胞的共用源极区。17.如申请专利范围第15项之非挥发性记忆体,其中该主记忆胞以及该冗余记忆胞均各包含有一源极区与一汲极区设于该半导体晶片之基底内,且该共用掺杂区系用来作为邻接于该交界处之该主记忆胞以及该冗余记忆胞的共用汲极区。18.一种控制一虚接地阵列结构之非挥发性记忆体的方法,该非挥发性记忆体包含有一主记忆体阵列区,一直接相连接于该主记忆体阵列区之冗余记忆体阵列区,一周边电路区,以及一设于该主记忆体阵列区与该冗余记忆体阵列区之交界处的共用掺杂区,该主记忆体阵列区包含有至少一主记忆胞、一电连接于该主记忆胞之汲极区的主位元线,以及一电连接于该主记忆胞之源极区的主接地线,该冗余记忆体阵列区包含有至少一冗余记忆胞、一电连接于该冗余记忆胞之汲极区的冗余位元线,以及一电连接于该冗余记忆胞之源极区的冗余接地线,而该周边电路区则包含有一电连接于该主记忆体阵列区之该主接地线的主记忆体接地线解码器,一电连接于该冗余记忆体阵列区之该冗余接地线的冗余记忆体接地线解码器,以及至少一第一、第二信号传输线,且各该信号传输线的两端系分别电连接于该主记忆体接地线解码器与该冗余记忆体接地线解码器,该方法包含有下列步骤:当欲利用该主记忆体接地线解码器来定址电连接至该共用掺杂区的一共用接地线时,该主记忆体接地线解码器会经由该第一信号传输线来传输一信号予该冗余记忆体接地线解码器,以决定该共用接地线之电位,并使该共用接地线与该冗余记忆体接地线解码器间之电性连接形成开路状态;以及当欲利用该冗余记忆体位元线解码器来定址该共用接地线时,该冗余记忆体接地线解码器会经由该第二信号传输线来传输一信号予该主记忆体接地线解码器,以决定该共用接地线之电位,并使该共用接地线与该主记忆体接地线解码器间之电性连接形成开路状态。19.一种控制一虚接地阵列结构之非挥发性记忆体的方法,该非挥发性记忆体包含有一主记忆体阵列区,一直接相连接于该主记忆体阵列区之冗余记忆体阵列区,一周边电路区,以及一设于该主记忆体阵列区与该冗余记忆体阵列区之交界处的共用掺杂区,该主记忆体阵列区包含有至少一主记忆胞、一电连接于该主记忆胞之汲极区的主位元线,以及一电连接于该主记忆胞之源极区的主接地线,该冗余记忆体阵列区包含有至少一冗余记忆胞、一电连接于该冗余记忆胞之汲极区的冗余位元线,以及一电连接于该冗余记忆胞之源极区的冗余接地线,而该周边电路区则包含有一电连接于该主记忆体阵列区之该主接地线的主记忆体接地线解码器,一电连接于该冗余记忆体阵列区之该冗余接地线的冗余记忆体接地线解码器,以及至少一第一、第二信号传输线,且各该信号传输线的两端系分别电连接于该主记忆体接地线解码器与该冗余记忆体接地线解码器,该方法包含有下列步骤:当欲利用该主记忆体接地线解码器来定址电连接至该共用掺杂区的一共用接地线时,该主记忆体接地线解码器会经由该第一信号传输线来传输一信号予该冗余记忆体接地线解码器,使得该共用接地线与各该副解码器都被选择而呈等电位输出;以及当欲利用该冗余记忆体接地线解码器来定址该共用接地线时,该冗余记忆体接地线解码器会经由该第二信号传输线来传输一信号予该主记忆体接地线解码器,使得该共用接地线与各该副解码器都被选择而呈等电位输出。20.一种控制一虚接地阵列结构之非挥发性记忆体的方法,该非挥发性记忆体包含有一主记忆体阵列区,一直接相连接于该主记忆体阵列区之冗余记忆体阵列区,一周边电路区,以及一设于该主记忆体阵列区与该冗余记忆体阵列区之交界处的共用掺杂区,该主记忆体阵列区包含有至少一主记忆胞、一电连接于该主记忆胞之汲极区的主位元线,以及一电连接于该主记忆胞之源极区的主接地线,该冗余记忆体阵列区包含有至少一冗余记忆胞、一电连接于该冗余记忆胞之汲极区的冗余位元线,以及一电连接于该冗余记忆胞之源极区的冗余接地线,而该周边电路区则包含有一电连接于该主记忆体阵列区之该主位元线的主记忆体位元线解码器,一电连接于该冗余记忆体阵列区之该冗余位元线的冗余记忆体位元线解码器,以及至少一第一、第二信号传输线,且各该信号传输线的两端系分别电连接于该主记忆体位元线解码器与该冗余记忆体位元线解码器,该方法包含有下列步骤:当欲利用该主记忆体位元线解码器来定址电连接至该共用掺杂区的一共用位元线时,该主记忆体位元线解码器会经由该第一信号传输线来传输一信号予该冗余记忆体位元线解码器,以决定该共用位元线之电位,并使该共用位元线与该冗余记忆体位元线解码器间之电性连接形成开路状态;以及当欲利用该冗余记忆体位元线解码器来定址该共用位元线时,该冗余记忆体位元线解码器会经由该第二信号传输线来传输一信号予该主记忆体位元线解码器,以决定该共用位元线之电位,并使该共用位元线与该主记忆体位元线解码器间之电性连接形成开路状态。21.一种控制一虚接地阵列结构之非挥发性记忆体的方法,该非挥发性记忆体包含有一主记忆体阵列区,一直接相连接于该主记忆体阵列区之冗余记忆体阵列区,一周边电路区,以及一设于该主记忆体阵列区与该冗余记忆体阵列区之交界处的共用掺杂区,该主记忆体阵列区包含有至少一主记忆胞、一电连接于该主记忆胞之汲极区的主位元线,以及一电连接于该主记忆胞之源极区的主接地线,该冗余记忆体阵列区包含有至少一冗余记忆胞、一电连接于该冗余记忆胞之汲极区的冗余位元线,以及一电连接于该冗余记忆胞之源极区的冗余接地线,而该周边电路区则包含有一电连接于该主记忆体阵列区之该主位元线的主记忆体位元线解码器,一电连接于该冗余记忆体阵列区之该冗余位元线的冗余记忆体位元线解码器,以及至少一第一、第二信号传输线,且各该信号传输线的两端系分别电连接于该主记忆体位元线解码器与该冗余记忆体位元线解码器,该方法包含有下列步骤:当欲利用该主记忆体位元线解码器来定址电连接至该共用掺杂区的一共用位元线时,该主记忆体位元线解码器会经由该第一信号传输线来传输一信号予该冗余记忆体位元线解码器,使得该共用位元线与各该副解码器都被选择而呈等电位输出;以及当欲利用该冗余记忆体位元线解码器来定址该共用位元线时,该冗余记忆体位元线解码器会经由该第二信号传输线来传输一信号予该主记忆体位元线解码器,使得该共用位元线与各该副解码器都被选择而呈等电位输出。22.一种系设于一半导体晶片之基底上的非挥发性记忆体,该非挥发性记忆体包含有:一主记忆体阵列区,且该主记忆体阵列区包含有至少一主记忆胞:一直接相连接于该主记忆体阵列区之冗余记忆体阵列区,且该冗余记忆体阵列区包含有至少一冗余记忆胞;一共用掺杂区,设于该主记忆体阵列区与该冗余记忆体阵列区之交界处,为邻接于该交界处的该主记忆胞以及该冗余记忆胞所共用;以及一周边电路区,且该周边电路区包含有至少一解码器。23.如申请专利范围第22项之非挥发性记忆体,其中该解码器包含有;一主记忆体解码器;一冗余记忆体解码器;以及一共用解码器。24.如申请专利范围第23项之非挥发性记忆体,其中该共用解码器系为一共用接地线解码器。25.如申请专利范围第23项之非挥发性记忆体,其中该共用解码器系为一共用位元线解码器。26.一种系设于一半导体晶片之基底上的非挥发性记忆体,该非挥发性记忆体包含有:一主记忆体阵列区,且该主记忆体阵列区包含有:至少一主记忆胞,且该主记忆胞包含有一主源极区与一主汲极区设于该半导体晶片之基底内;至少一主位元线,且该主位元线系电连接于该主记忆胞之该主汲极区;至少一主接地线,且该主接地线系电连接于该主记忆胞之该主源极区;一直接相连接于该主记忆体阵列区之冗余记忆体阵列区,且该冗余记忆体阵列区包含有:至少一冗余记忆胞,且该冗余记忆胞包含有一冗余源极区与一冗余汲极区设于该半导体晶片之基底内;至少一冗余位元线,且该冗余位元线系与该冗余记忆胞之该冗余汲极区相互电连接;至少一冗余接地线,且该冗余接地线系与该冗余记忆胞之该冗余源极区相互电连接,其中该主记忆体阵列区与该冗余记忆体阵列区共用一共用掺杂区;以及一周边电路区,且该周边电路区包含有至少一解码器。27.如申请专利范围第26项之非挥发性记忆体,其中该解码器包含有;一主记忆体接地线解码器,电连接于该主记忆体阵列区之该主接地线;一冗余记忆体接地线解码器,电连接于该冗余记忆体阵列区之该冗余接地线;以及至少二信号传输线,且各该信号传输线的两端系分别电连接于该主记忆体接地线解码器与该冗余记忆体接地线解码器。28.如申请专利范围第27项之非挥发性记忆体,其中该解码器另包含有一共用接地线解码器。29.如申请专利范围第26项之非挥发性记忆体,其中该共用掺杂区系用来当作该主记忆体阵列区与该冗余记忆体阵列区之交界处的该主源极区以及该冗余源极区。30.如申请专利范围第26项之非挥发性记忆体,其中该解码器包含有;一主记忆体位元线解码器,电连接于该主记忆体阵列区之该主位元线;一冗余记忆体位元线解码器,电连接于该冗余记忆体阵列区之该冗余位元线;以及至少二信号传输线,且各该信号传输线的两端系分别电连接于该主记忆体位元线解码器与该冗余记忆体位元线解码器。31.如申请专利范围第30项之非挥发性记忆体,其中该解码器另包含有一共用位元线解码器。32.如申请专利范围第26项之非挥发性记忆体,其中该共用掺杂区系用来当作该主记忆体阵列区与该冗余记忆体阵列区之交界处的该主汲极区以及该冗余汲极区。图式简单说明:图一为习知之非挥发性记忆体的方块图。图二A为习知非挥发性记忆体之记忆体阵列区的结构示意图。图二B为习知非挥发性记忆体的记忆体阵列区的电路示意图。图三为本发明之非挥发性记忆体的部份方块图。图四为本发明之非挥发性记忆体的记忆体阵列区的电路图。图五为本发明之非挥发性记忆体的记忆体阵列区的结构图。图六A为本发明之接地线解码器及冗余接地线解码器之一实施例的逻辑电路图。图六B为本发明之接地线解码器及冗余接地线解码器之另一实施例的逻辑电路图。图七为本发明之非挥发性记忆体的部份方块图。图八为本发明之非挥发性记忆体的记忆体阵列区的电路图。图九为本发明之非挥发性记忆体的记忆体阵列区的结构图。图十A为本发明之位元线解码器及冗余位元线解码器逻辑电路图。图十B为本发明之位元线解码器及冗余位元线解码器之另一实施例的逻辑电路图。