| 主权项 |
1.一种渠沟式编码植入之罩幕式唯读记忆体的制作方法,包括下列步骤:提供一半导体基底,该半导体基底之表面上包含有复数个沿一第一方向延伸之长方条结构,且该两相邻长方条结构之间开口下方之该半导体基底内部包含有一沿该第一方向延伸之渠沟;于该两相邻长方条结构之间开口内形成沿该第一方向延伸之介电层,且使该介电层填满该渠沟;将沿一第二方向延伸之字元线预定图案处之该介电层去除,以使该残留之介电层形成复数个阵列之柱形体,其中该两相邻长方条结构、该残留之介电层以及该渠沟定义出复数个预定编码开口区;于该半导体基底之整个表面上形成一第一编码光阻层,其包含有一第一实际编码开口区,系暴露出一预备进行第一离子植入制程之预定编码开口区;进行第一离子植入制程,对该暴露之预定编码开口区之渠沟的一侧壁进行编码;以及去除该第一编码光阻层。2.如申请专利范围第1项所述之渠沟式编码植入之罩幕式唯读记忆体的制作方法,另包含有下列步骤:于该半导体基底之整个表面上形成一第二编码光阻层,其包含有一第二实际编码开口区,系暴露出一预备进行第二离子植入制程之预定编码开口区;进行第二离子植入制程,对该暴露之预定编码开口区之渠沟的一侧壁进行编码;以及去除该第二编码光阻层。3.如申请专利范围第2项所述之渠沟式编码植入之罩幕式唯读记忆体的制作方法,其中该第一、第二离子植入制程均为倾角(tilted-angle)之离子布植,且第一、第二离子植入制程之倾角方向不同。4.如申请专利范围第1项所述之渠沟式编码植入之罩幕式唯读记忆体的制作方法,其中该第一编码光阻层之制作方法包括下列步骤:该半导体基底之整个表面上形成该第一编码光阻层;进行选择性曝光,以于该第一编码光阻层上形成该第一实际编码开口区;以及进行回蚀刻,将覆盖于该长方条结构表面之该第一编码光阻层去除。5.如申请专利范围第1项所述之渠沟式编码植入之罩幕式唯读记忆体的制作方法,其中该长方条结构是由一闸极氧化层、一多晶矽层以及一氮化矽覆盖层所堆叠而成。6.如申请专利范围第1项所述之渠沟式编码植入之罩幕式唯读记忆体的制作方法,其中该半导体基底另包含有一第一氧化层,系覆盖该渠沟之侧壁与底部。7.如申请专利范围第1项所述之渠沟式编码植入之罩幕式唯读记忆体的制作方法,其中该介电层系为CVD氧化物或是SOG材质。8.如申请专利范围第1项所述之渠沟式编码植入之罩幕式唯读记忆体的制作方法,其中该介电层之制作方法包含有下列步骤:于该半导体基底之整个表面上形成该介电层;以及对介电层进行回蚀刻制程,使该介电层残于两个长方条结构之开口内以及该渠沟内;其中,该介电层之高度可与该长方条结构之高度相同或是略低。9.如申请专利范围第8项所述之渠沟式编码植入之罩幕式唯读记忆体的制作方法,其中该介电层之厚度至少1000。10.如申请专利范围第8项所述之渠沟式编码植入之罩幕式唯读记忆体的制作方法,其中对该介电层进行之回蚀刻制程可为HF湿蚀刻或是乾蚀刻。11.如申请专利范围第1项所述之渠沟式编码植入之罩幕式唯读记忆体的制作方法,其中该半导体基底为P型掺杂,且该编码方式系以P型离子植入。12.如申请专利范围第1项所述之渠沟式编码植入之罩幕式唯读记忆体的制作方法,其中该半导体基底为N型掺杂,且该编码方式系以N型离子植入。13.如申请专利范围第1项所述之渠沟式编码植入之罩幕式唯读记忆体的制作方法,其中该第一方向与该第二方向不一定呈垂直交错。图式简单说明:第1A图显示习知渠沟式编码之罩幕式唯读记忆体之概略上视图。第1B图显示习知渠沟式编码之罩幕式唯读记忆体之立体示意图。第2A与2B图显示习知编码方式的立体示意图。第3图显示习知编码光阻层之开口区与渠沟内之编码区的剖面示意图。第4A至4F图显示本发明之渠沟式编码植入之罩幕式唯读记忆体的制作方法的立体示意图。第5A图显示本发明对编码光阻层进行曝光的剖面示意图。第5B图显示本发明对编码光阻层进行曝光的上视图。 |
