| 主权项 |
1.一种抑制记忆体阵列位元线间漏电流的方法,该方法包括下列步骤:在一矽基底上形成复数条字元线;在该些字元线上沈积氧化层;回蚀刻该氧化层,以于该些字元线的侧壁上形成间隙壁,此时该些字元线之间的矽基底会因为该回蚀刻步骤而有损坏;进行该些位元线之回火步骤;以及在进行该些位元线之回火步骤之后,以该些字元线和该些间隙壁为罩幕,进行一离子植入步骤,将离子植入该些字元线之间的该矽基底,以避免上述损坏造成漏电流。2.一种记忆体阵列制程,包括:提供一矽基底,该矽基底具有复数个位元线;在该基底上形成复数个字元线;在该些字元线上沈积氧化层;回蚀刻该氧化层,以于该些字元线之侧壁上形成间隙壁;对该些位元线进行回火步骤;以及在该回火步骤之后,以该些字元线和该些间隙壁为罩幕,进行一离子植入步骤,将掺质植入该些字元线之间的该次基底中,以抑制该些位元线之间(bitline to bit line)的漏电流。3.如申请专利范围第2项所述之记忆体阵列制程,其中该掺质为硼或氟化硼(BF2)。4.如申请专利范围第2项所述之记忆体阵列制程,其中该氧化层为四乙基矽酸盐氧化层。5.如申请专利范围第2项所述之记忆体阵列制程,其中该些字元线的材质包括多晶矽。6.一种抑制矽基底上记忆体阵列位元线间漏电流的方法,其特征系在该记忆体阵列之字元线两侧的氧化物间隙壁形成之后,以该些字元线和该些氧化物间隙壁为罩幕,进行一离子植入步骤,将掺质植入该些字元线之间的该矽基底,以抑制可能发生在该些位元线间的漏电流。7.如申请专利范围第6项所述之抑制矽基底上记忆体阵列位元线间漏电流的方法,更包括对该些位元线进行回火。8.如申请专利范围第7项所述之抑制矽基底上记忆体阵列位元线间漏电流的方法,其中该回火步骤系在该氧化物间隙壁形成之后,以及该离子植入步骤之前实施,以避免该离子植入步骤之掺质因该回火步骤而发生热扩散。9.如申请专利范围第6项所述之抑制矽基底上记忆体阵列位元线间漏电流的方法,其中该氧化物间隙壁为四乙基矽酸盐氧化物间隙壁。10.如申请专利范围第6项所述之抑制矽基底上记忆体阵列位元线间漏电流的方法,其中该些字元线材质包括多晶矽。图式简单说明:第1图绘示在某特定技术中,P-植入步骤系在多晶矽蚀刻步骤与之后,间隙壁(未显示)形成步骤之前实施的(所谓P-系指P型离子之轻掺杂,例如硼掺质、氟化硼(BF2)掺质等);第2图绘示本发明较佳实施例,其中P-植入步骤系在间隙壁形成步骤之后实施的,如此所得之掺质分布较为集中;第3图绘示习知的一种记忆体阵列示意图;第4图绘示习知的一种记忆体阵列示意图;第5图,其所绘示为根据本发明较佳实施例,一组字元线的剖面示意图;以及第6图,其所绘示为根据本发明较佳实施例,一组字元线的剖面示意图。 |
