| 主权项 |
1.一种半导体记忆装置,其特征为:包含一记忆格,该记忆格是必须要有供以周期性保持记忆资讯的更新动作;具备一时间多重模式,该时间多重模式是当针对上述记忆格进行记忆资讯的读出或写入之第1记忆动作被指示时,实施根据该第1记忆动作的前或后不同的位址指定的第2记忆动作或自律性的更新动作;上述第1记忆动作及其前或后被实施的第2记忆动作或自律性的更新动作所需的存取时间比上述第1记忆动作所需的时间加上第2记忆动作或上述更新动作所需的时间后的时间还要短,在上述第1记忆动作与第2记忆动作或更新动作中,记忆格的记忆资讯不会彼此受到影响。2.一种半导体记忆装置,其特征为:包含复数个记忆格,该复数个记忆格是必须要有供以周期性保持记忆资讯的更新动作;具备一时间多重模式,该时间多重模式是当根据第1位址讯号来对上述复数个记忆格进行存取的第1记忆动作与根据第2位址讯号来对上述复数个记忆格进行存取的第2记忆动作在时间上竞争时,曾往该第1记忆动作前实施第2记忆动作;上述第1记忆动作及之前被实施的第2记忆动作所需的一连串存取时间比上述第1记忆动作所需的时间加上上述第2记忆动作所需的时间后的时间还要短。3.如申请专利范围第1或2项之半导体记忆装置,其中上述第1记忆动作及上述第2记忆动作或上述更新动作中,在先执行的动作期间,供以之后执行的动作之字元线的选择动作的准备动作会并行实施。4.如申请专利范围第1或2项之半导体记忆装置,其中上述第1记忆动作及第2记忆动作或更新动作中,在先执行的动作之字元线的复位动作及位元线的预充电终了后,之后执行的动作之字元线的上升会被设定。5.如申请专利范围第1或2项之半导体记忆装置,其中上述之后执行的动作是根据启动讯号来开始进行,该启动讯号是藉由预定的延迟电路来使指示上述第1记忆动作的讯号延迟后而形成。6.如申请专利范围第1或2项之半导体记忆装置,其中在上述之后执行的动作的控制中,使用供以检测出在先执行的动作中位元线所被预充电的情况之讯号。7.一种半导体记忆装置,其特征为具备:一记忆体阵列;该记忆体阵列是包含复数个的记忆格,该复数个的记忆格是对应于复数条位元线及复数条字元线而设置,且必须要有供以周期性保持记忆资讯的更新动作;及一预充电电路;该预充电电路是针对上述位元线进行预充电;及一位址选择电路;该位址选择电路是根据位址讯号来选择上述复数条字元线中的特定字元线,及上述复数条位元线中的特定位元线;及一时间多重控制电路;该时间多重控制电路是当针对上述记忆格进行记忆资讯的读出或写入之第1记忆动作被指示时,会分配该第1记忆动作后所实施更新动作的时间;又,上述时间多重控制电路是在于控制:一第1动作;该第1动作是对应于上述第1记忆动作的指示来解除上述位元线的预充电,且从对应于上述第1记忆动作的位址讯号的记忆格来读出资讯,或将资讯写入对应于上述第1记忆动作的位址讯号的记忆格;及一第1预充电动作;该第1预充电动作是再度使上述位元线进行预充电;及一更新动作;该更新动作是解除上述位元线的预充电,根据更新位址来更新记忆格;又,上述时间多重控制电路是以选择对应于上述更新位址的记忆格之解码动作能够与上述第1动作或上述第1预充电动作平行实施之方式来进行控制。8.一种半导体记忆装置,其特征为具备:一记忆体阵列;该记忆体阵列是包含复数个的记忆格,该复数个的记忆格是对应于复数条位元线及复数条字元线而设置,且必须要有供以周期性保持记忆资讯的更新动作;及一预充电电路;该预充电电路是针对上述位元线进行预充电;及一位址选择电路;该位址选择电路是根据位址讯号来选择上述复数条字元线中的特定字元线,及上述复数条位元线中的特定位元线;及一时间多重控制电路;该时间多重控制电路是当针对上述记忆格进行记忆资讯的读出或写入之第1记忆动作被指示时,会分配该第1记忆动作前所实施更新动作的时间;又,上述时间多重控制电路是在于控制:一更新动作;该更新动作是对应于上述更新动作的指示来解除上述位元线的预充电,选择对应于更新位址的字元线,从连接于所选择之字元线的记忆格来将资讯读出至位元线,且放大上述位元线的资料,然后对所选择之字元线的记忆格进行再写入;及一第1预充电动作;该第1预充电动作是再度使上述位元线进行预充电;及一第1动作;该第1动作是从对应于上述第1记忆动作的位址讯号的记忆格来读出资讯,或将资讯写入对应于上述第1记忆动作的位址讯号的记忆格;又,上述时间多重控制电路是以选择对应于上述第1记忆动作的位址讯号的记忆格之解码动作能够与上述第1预充电动作平行实施之方式来进行控制。9.如申请专利范围第7或8项之半导体记忆装置,其中供以实施上述更新动作而分配的时间,是只在有更新的要求时实施更新动作。10.如申请专利范围第7或8项之半导体记忆装置,其中上述位址选择电路是具备:一第1选择电路;该第1选择电路是在于解读对应于第1记忆动作而被输入的位址讯号,而来形成字元线的选择讯号;及一第2选择电路;该第2选择电路是在于解读更新位址讯号,而来形成所对应之字元线的选择讯号;及一选择器电路;该选择器电路是在于选择上述第1选择电路的输出讯号与上述第2选择电路的输出讯号的其中之一,而来使进行字元线的选择动作;又,对应于有无上述更新要求,来进行上述选择器的切换。11.如申请专利范围第10项之半导体记忆装置,其中上述更新位址讯号是藉由更新位址产生电路来形成,该更新位址产生电路是由接受周期性的脉冲讯号之计数器电路所构成。12.如申请专利范围第2项之半导体记忆装置,其中上述第2记忆动作为更新动作。13.如申请专利范围第12项之半导体记忆装置,其中上述第1记忆动作为通常的存取动作。图式简单说明:第1图是供以说明本发明的基本概念的第1实施例的方块图。第2图是供以说明第1图的实施例的动作时间图。第3图是供以说明本发明的基本概念的第2实施例的方块图。第4图是供以说明本发明的基本概念的第3实施例的方块图。第5图是供以说明第4图的实施例的动作时间图。第6图是供以说明本发明的基本概念的第4实施例的方块图。第7图是供以说明第6图的实施例的动作时间图。第8图是供以说明本发明的基本概念的第1实施例的变形例的方块图。第9图是供以说明本发明的基本概念的第1实施例的其他变形例的方块图。第10图是表示第9图之具体的实施例的方块图。第11图是表示第10图中的判定电路之一实施例的电路图。第12图是表示第10图中的先到达判定电路之一实施例的电路图。第13图是表示第10图中的定时产生电路之一实施例的方块图。第14图是表示第13图中的基本脉冲产生电路之一实施例的电路图。第15图是表示第13图中的定时调整电路2,8,10之一实施例的电路图。第16图是表示第13图中的定时调整电路3,5,6,7,9之一实施例的电路图。第17图是表示第13图中的定时调整电路1,4之一实施例的电路图。第18图是表示第10图中的行位址闩锁电路之一实施例的电路图。第19图是表示第10图中的列位址闩锁电路之一实施例的电路图。第20图是表示第18及19图中的暂存器之一实施例的电路图。第21图是表示第10图中的选择器之一实施例的电路图。第22图是表示本发明中所被使用的时钟控制式反相器。第23图是表示第22图的时钟控制式反相器之一实施例的电路图。第24图是供以说明第10图的实施例的第1动作(写入–写入–读出动作)时间图。第25图是供以说明第10图的实施例的第2动作(更新–读出–读出动作)时间图。第26图是供以说明第10图的实施例的第3动作(更新–写入–写入动作)时间图。第27图是供以说明第10图的实施例的第4动作(更新–写入–读出–读出动作)时间图。第28图是表示第9图之具体的第2实施例的方块图。第29图是表示第9图之具体的第3实施例的方块图。第30图是表示第9图之具体的第4实施例的方块图。第31图是表示第30图中的行位址闩锁电路之一实施例的电路图。第32图是表示第4图之具体的第1实施例的方块图。第33图是表示第4图之具体的第2实施例的方块图。第34图是表示第4图之具体的第3实施例的方块图。第35图是表示第4图之具体的第4实施例的方块图。第36图是表示DRAM晶片的安装形态之一实施例的构成图。第37图是表示习知技术之一例的时间图。第38图是表示第9图之具体的第5实施例的方块图。第39图是表示第38图中的位址闩锁电路之一实施例的电路图。第40图是表示第38图中的ADL开关及第39图中的ADL开关2之一实施例的电路图。第41图是供以说明第38图的实施例的动作时间图。 |
