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Es wird eine Halbleiterspeichervorrichtung mit einer hohen Immunität gegen Soft Error vorgesehen. Die Halbleiterspeichervorrichtung weist SRAM-Speicherzellen auf. NMOS-Transistoren (Q1, Q4) sind Treibertransistoren, NMOS-Transistoren (Q3, Q6) sind Zugriffstransistoren, und PMOS-Transistoren (Q2, Q5) sind Lasttransistoren. Ein NMOS-Transistor (Q7) ist ein Transistor zum Hinzufügen eines Widerstandes. Das Gate des NMOS-Transistors (Q7) ist mit einer Stromversorgung (1) verbunden. Eines von Source und Drain des NMOS-Transistors (Q7) ist mit einem Speicherknoten (ND1) verbunden, und das andere ist mit den Gates des NMOS-Transistors (Q4) und des PMOS-Transistors (Q5) verbunden. Der Widerstand zwischen Source und Drain des NMOS-Transistors (Q7) kann mit der Gatelänge, der Gatebreite, der Source/Drain-Dotierstoffkonzentration usw. eingestellt werden, so daß er z. B. einige 10 Kiloohm (kOMEGA) beträgt.
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