| 主权项 |
1.一制造半导体元件之方法,该方法系包括:提供一基板(110),该基板系具有一表面(119);提供一层(120),该层系包括未掺杂质之砷化镓在该基板表面上方;形成一闸接触(210),该闸接触系形成在该层第一部份之上;及移除该层之一第二部份,以曝露该基板表面之一部份。2.如申请专利范围第1项之方法,其中系:提供该层,使之该层更进一步包括一约3至12毫微米之厚度。3.如申请专利范围第1项之方法,其中系:提供该层,使之该层更进一步包括一约6至9毫微米之厚度。4.如申请专利范围第1项之方法,其中系:形成该闸接触,使之更进一步包括曝露之该层的第二部份。5.如申请专利范围第1项之方法,其中系:移除该层的第二部份,以曝露该基板之一部份。6.如申请专利范围第1项之方法,系更进一步包括:植入源极(231)及漏极(232)于该基板之中,植入系于该层第二部份移除后执行。7.如申请专利范围第1项之方法,系更进一步包括:植入源极及漏极区域于该基板之中,植入系于该层第二部份移除前执行。8.如申请专利范围第1项之方法,系更进一步包括:形成一间隔件(340)邻近于该闸接触,该间隔件之形成系于该层第二部份移除后执行。9.如申请专利范围第1项之方法,其中系:提供该基板,使之更进一步包括提供用于该基板之三角掺杂之异质磊晶半导体结构。10.如申请专利范围第1项之方法,其中系:提供该基板,使之更进一步包括:提供一支撑层;提供一缓冲层,该缓冲层系叠于该支撑层之上;提供一掺杂质层,该掺杂质层系叠于该缓冲层之上;提供一间隔层,该间隔层系叠于该掺杂质层之上;提供一通道层,该通道层系叠于该间隔层之上;提供一障碍层,该障碍层系叠于该通道层之上。图式简单说明:图1,图2,图3,及图4系说明一半导体元件在根据本发明一实例所述制造方法之不同步骤中的截面图;图5系图1,图2,图3,及图4所示根据本发明一实例之该半导体元件制造方法流程图;图6,图7,及图8说明另一半导体元件在根据本发明一实例制造方法不同步骤中之截面图;及图9系图6,图7,及图8所示根据本发明一实例之该半导体元件制造方法流程图。 |
