| 主权项 |
1.一种主体连结类型之SOI类型的半导体元件,其系包括:一个SOI基板,其系由一个下方矽层、一个埋入式氧化物层、以及一个SOI层所构成,其中该SOI基板隙包含:一个元件区域,其系藉由一个元件隔离层以及该埋入式氧化物层加以隔离,其中一个用于在由该SOI层所构成的一个主体形成至少一个MOSFET的源极/汲极区域系被形成;以及一个接地区域,其系藉由该元件隔离层来与该元件区域隔离,并且系由该主体所构成,其中该元件隔离层的底侧系在一个连接部分与该埋入式氧化物层分开,该连接部分系为一个其中该元件隔离层被形成之区域的部分,该部分系透过该SOI层来电气地连接该元件区域的主体至该接地区域的主体;并且其中一个矽锗层系被形成在该SOI层中,并且至少部分地存在于该连接部分中之连接该元件区域的主体至该接地区域的主体之SOI层。2.如申请专利范围第1项之元件,其中该矽锗层系被形成在该SOI层以及该埋入式氧化物层之间的介面处。3.如申请专利范围第1项之元件,其中该矽锗层系被形成在构成该SOI层的矽层之间。4.如申请专利范围第1项之元件,其中在该矽锗层中之锗的含量系为10至40重量百分比。5.如申请专利范围第1项之元件,其中该矽锗层系为一单晶层。6.如申请专利范围第5项之元件,其中该矽锗单晶层系具有100至800埃的厚度,并且在其上的矽晶层系具有500至2000埃的厚度。7.如申请专利范围第1项之元件,其中利用硼离子的通道离子植入系被实行至一个形成在该元件区域中之NMOS电晶体,并且高浓度的P型离子植入系被实行至该接地区域。8.如申请专利范围第1项之元件,其中该元件隔离层系为一个沟槽类型的元件隔离。9.如申请专利范围第1项之元件,其中该元件区域系为一个NMOS电晶体区域;其中一个PMOS电晶体区域系更内含在该SOI类型的基板中;其中该连接部分系仅被形成在一个形成区域在该NMOS电晶体区域以及该接地区域之间的元件隔离层之处;并且其中一个形成在该NMOS电晶体区域以及该PMOS电晶体区域之间的电晶体元件系构成一个CMOS半导体元件。10.一种用于形成一个SOI类型的半导体元件之方法,其系包括步骤有:制备一个SOI类型的基板,该基板系包含一个下方矽层、一个埋入式氧化物层、以及一个SOI层,其中一个矽锗层系被形成在该SOI层的下方部分处;并且在该SOI类型的基板之上形成一个沟槽隔离层,其中该沟槽元件隔离层的底侧系位在该矽锗层的下端之上,在一个元件区域以及一个接地区域之间预设的部分处。11.如申请专利范围第10项之方法,其中形成该沟槽隔离层的步骤系包括步骤有:形成一个浅沟槽以便于在该预设的部分中,分开该底侧与该埋入式氧化物层;形成一个深沟槽以便于在该元件隔离区域中,除了该预设的部分之外,露出该埋入式氧化物层;并且利用一种化学机械研磨(CMP)技术来堆叠一个氧化物层以填充该等深与浅沟槽。12.如申请专利范围第10项之方法,在形成该沟槽隔离层的步骤之后,其更包括步骤有:形成一个离子植入遮罩,并且执行用于形成一个电极至该接地区域的SOI层之离子植入;执行通道离子植入至该元件区域;形成一个包含该元件区域的一个闸极电极之闸极电极图样;并且利用该闸极电极图样作为一个离子植入遮罩,执行用于形成一个源极/汲极区域至该元件区域的离子植入。13.如申请专利范围第12项之方法,其中该通道离子植入以及用于形成该源极/汲极区域的离子植入系一次被执行至PMOS与NMOS电晶体区域;并且其中一个闸极电极系被形成图样至该PMOS电晶体区域以及该NMOS电晶体区域两者。14.如申请专利范围第13项之方法,其中用于形成该电极的离子植入之步骤系与在执行用于形成该源极/汲极区域的离子植入的步骤中,离子被植入该PMOS电晶体区域的同时被执行。图式简单说明:图1系为显示习知的主体浮接现象之概念图。图2系为显示根据习知的主体浮接现象之通道电位变化的概念图。图3系为显示一个例子的用于避免主体浮接现象之习知的结构之概念图。图4与图5系为显示另一个例子的半导体元件之部分截面立体图与剖面图。图6至图9系为显示在本发明的一个实施例中之主要步骤的流程图。图10系为概要地显示透过先前的步骤所形成之半导体元件的一个接地区域、一个元件区域、以及一个介于该等区域之间的元件隔离区域之结构的部分截面立体图。 |
