| 主权项 |
1.一种半导体积体电路装置,系在构成配设于半导体基板的互补型场效电晶体构成的复数个SRAM胞的各个之复数个场效电晶体之中,配置于自其闸电极的两端部远离的方向,使构成至少一个第一场效电晶体的源极或汲极的一对半导体区域的通道侧端部不与其场效电晶体的闸电极重叠,形成于该半导体基板的场效电晶体,令构成该第一场效电晶体以外的第二场效电晶体之一对半导体区域的通道侧端部与其场效电晶体的闸电极一部分重叠来配置。2.一种半导体积体电路装置,系在构成配设于半导体基板的互补型场效电晶体构成的复数个SRAM胞的各个之复数个场效电晶体之中,令至少一个第一场效电晶体的源极或汲极区域与闸电极为偏移构造。3.一种半导体积体电路装置,系在构成配设于半导体基板的互补型场效电晶体构成的复数个SRAM胞的各个之复数个场效电晶体之中,令至少一个第一场效电晶体的闸极介电层的厚度,比形成于该半导体基板的场效电晶体,该第一场效电晶体以外的场效电晶体,供给与该第一场效电晶体同一电源电压的第二场效电晶体的闸极介电层还厚。4.如申请专利范围第3项所述之半导体积体电路装置,其中令该第一场效电晶体的源极或汲极区域与闸电极为偏移构造,令该第二场效电晶体的源极或汲极区域与闸电极为非偏移构造。5.一种半导体积体电路装置,系在构成配设于半导体基板的互补型场效电晶体构成的复数个SRAM胞的各个之复数个场效电晶体之中,至少一个第一场效电晶体的源极或汲极用的半导体区域具有:第一半导体区域,配置于通道侧,相对地杂质浓度低;以及第二半导体区域,连接于该第一半导体区域,相对地杂质浓度高,形成于该半导体基板的场效电晶体,该第一场效电晶体以外的场效电晶体,供给与该第一场效电晶体相同电源电压的第二场效电晶体的源极或汲极用的半导体区域具有:第一半导体区域,配置于通道侧,相对地杂质浓度低;以及第二半导体区域,连接于该第一半导体区域,相对地杂质浓度高,令该第一场效电晶体的第一半导体区域的杂质浓度比该第二场效电晶体的第一半导体区域的杂质浓度低。6.如申请专利范围第5项所述之半导体积体电路装置,其中令该第一场效电晶体以及该第二场效电晶体的源极或汲极区域与闸电极为非偏移构造。7.如申请专利范围第5项所述之半导体积体电路装置,其中令该第一场效电晶体的源极或汲极区域与闸电极为偏移构造,令该第二场效电晶体的源极或汲极区域与闸电极为非偏移构造。8.如申请专利范围第5项或第6项中任一项所述之半导体积体电路装置,其中令该第一场效电晶体的闸极介电层比该第二场效电晶体的闸极介电层还厚。9.如申请专利范围第1项至第7项中任一项所述之半导体积体电路装置,其中以该第一场效电晶体构成该SRAM胞的负荷用场效电晶体,以该第二场效电晶体构成该SRAM胞的驱动用以及选择用场效电晶体。10.如申请专利范围第1项至第7项中任一项所述之半导体积体电路装置,其中以该第一场效电晶体构成该SRAM胞的负荷用以及驱动用场效电晶体,以该第二场效电晶体构成该SRAM胞的选择用场效电晶体。11.如申请专利范围第1项至第7项中任一项所述之半导体积体电路装置,其中以该第一场效电晶体构成该SRAM胞的负荷用、驱动用以及选择用场效电晶体。12.如申请专利范围第9项所述之半导体积体电路装置,其中该负荷用场效电晶体为p通道型场效电晶体。13.如申请专利范围第1项至第7项中任一项所述之半导体积体电路装置,其中以该第二场效电晶体构成:构成形成于该半导体基板的SRAM胞的周边电路、形成于该半导体基板的SRAM胞以外的逻辑电路或其两方的电路之场效电晶体。14.如申请专利范围第1项至第7项中任一项所述之半导体积体电路装置,其中电性地连结到以二次电池驱动的携带型电子装置。15.一种半导体积体电路装置的制造方法,具有形成构成互补型场效电晶体构成的复数个SRAM胞的各个之复数个场效电晶体以及构成该SRAM胞以外的电路之复数个场效电晶体于半导体基板的制程,在构成该SRAM胞的复数个场效电晶体之中,形成该第一以及第二场效电晶体的半导体区域,使至少一个第一场效电晶体的源极或汲极用的半导体区域与闸电极为偏移,在该复数个场效电晶体之中,该第一场效电晶体以外的第二场效电晶体的源极或汲极用的半导体区域与闸电极为非偏移。16.一种半导体积体电路装置的制造方法,包含:(a)、在半导体基形成第一、第二场效电晶体的闸极介电层之制程;(b)、在闸极介电层上,形成第一、第二场效电晶体的闸电极之制程;(c)、被覆该第一场效电晶体的形成区域,于形成露出该第二场效电晶体的形成区域之罩幕后,藉由对其半导体基板导入第一杂质,于该第二场效电晶体的源极或汲极用的半导体区域之中,对该第二场效电晶体的闸电极自对准地形成相对地杂质浓度低的第一半导体区域之制程;以及(d)、在该第一、第二场效电晶体的各个闸电极的侧面形成侧壁介电层后,藉由对其半导体基板导入第二杂质,于该第一、第二场效电晶体的源极或汲极用的半导体区域之中,对该第一、第二场效电晶体的各个闸电极以及侧壁介电层自对准地形成相对地杂质浓度高的第二半导体区域之制程。17.一种半导体积体电路装置的制造方法,具有形成构成互补型场效电晶体构成的复数个SRAM胞的各个之复数个场效电晶体以及构成该SRAM胞以外的电路之复数个场效电晶体于半导体基板的制程,构成该SRAM胞的复数个场效电晶体之中,令至少一个第一场效电晶体的闸极介电层其厚度,比该第一场效电晶体以外的场效电晶体,供给与该第一场效电晶体同一个电源电压的第二场效电晶体的闸极介电层还厚来形成。18.如申请专利范围第17项所述之半导体积体电路装置的制造方法,其中包含:(a)、在该半导体基板的主面上,形成第一闸极介电层之制程;(b)、选择性地除去形成于该第一场效电晶体形成区域的该第一闸极介电层部分之制程;以及(c)、在该(b)制程后,于该半导体基的主面上形成第二闸极介电层之制程。19.如申请专利范围第17项或第18项所述之半导体积体电路装置的制造方法,其中形成各个半导体区域,使该第一场效电晶体的源极或汲极用的半导体区域对闸电极为偏移,该第二场效电晶体的源极或汲极用的半导体区域对闸电极为非偏移。20.如申请专利范围第15项至第18项中任一项所述之半导体积体电路装置的制造方法,其中以该第一场效电晶体形成该SRAM胞的负荷用场效电晶体,以该第二场效电晶体形成该SRAM胞的驱动用以及选择用场效电晶体。21.如申请专利范围第15项至第18项中任一项所述之半导体积体电路装置的制造方法,其中以该第一场效电晶体形成该SRAM胞的负荷用以及驱动用场效电晶体,以该第二场效电晶体形成该SRAM胞的选择用场效电晶体。22.如申请专利范围第15项至第18项中任一项所述之半导体积体电路装置的制造方法,其中以该第一场效电晶体形成该SRAM胞的负荷电阻用、驱动用以及选择用场效电晶体。23.如申请专利范围第20项所述之半导体积体电路装置的制造方法,其中以p通道型场效电晶体形成该负荷用场效电晶体。24.如申请专利范围第15项至第18项中任一项所述之半导体积体电路装置的制造方法,其中形成于该半导体基板的SRAM胞的周边电路、形成于该半导体基板的逻辑电路或构成其两方的电路之场效电晶体,系以该第二场效电晶体形成。25.一种半导体积体电路装置,具有SRAM胞,其中SRAM胞包含:第一n通道MISFET;第二n通道MISFET;第一p通道MISFET;以及第二p通道MISFET,n通道MISFET以及p通道MISFET的源极以及汲极区域系形成于半导体基板内,第一n通道MISFET的汲极区域、第一p通道MISFET的汲极区域、第二n通道MISFET的闸电极以及第二p通道MISFET的闸电极系互相电性连接,第二n通道MISFET的汲极区域、第二p通道MISFET的汲极区域、第一n通道MISFET的闸电极以及第一p通道MISFET的闸电极系互相电性连接,n通道MISFET与p通道MISFET的至少一个,其汲极区域与闸电极系以偏移构造来构成。26.如申请专利范围第25项所述之半导体积体电路装置,其中n通道MISFET以及p通道MISFET的两方系以偏移构造来构成。27.如申请专利范围第25项所述之半导体积体电路装置,其中p通道MISFET系以偏移构造来构成。28.如申请专利范围第25项所述之半导体积体电路装置,其中n通道MISFET系以偏移构造来构成。29.一种半导体积体电路装置,具有SRAM胞,其中SRAM胞包含:第一n通道MISFET;第二n通道MISFET;第一p通道MISFET;以及第二p通道MISFET,n通道MISFET以及p通道MISFET的源极以及汲极区域系形成于半导体基板内,第一n通道MISFET的汲极区域、第一p通道MISFET的汲极区域、第二n通道MISFET的闸电极以及第二p通道MISFET的闸电极系互相电性连接,第二n通道MISFET的汲极区域、第二p通道MISFET的汲极区域、第一n通道MISFET的闸电极以及第一p通道MISFET的闸电极系互相电性连接,n通道MISFET与p通道MISFET的至少一个,其汲极区域系自闸电极的端部远离的方向分离而配置。30.如申请专利范围第29项所述之半导体积体电路装置,其中n通道MISFET以及p通道MISFET的两方,其汲极区域系自闸电极的端部远离的方向分离而配置。31.如申请专利范围第29项所述之半导体积体电路装置,其中p通道MISFET其汲极区域系自闸电极的端部远离的方向分离而配置。32.如申请专利范围第29项所述之半导体积体电路装置,其中n通道MISFET其汲极区域系自闸电极的端部远离的方向分离而配置。33.一种半导体积体电路装置,具有SRAM胞以及周边电路,其中SRAM胞包含:第一n通道MISFET;第二n通道MISFET;第一p通道MISFET;以及第二p通道MISFET,n通道MISFET以及p通道MISFET的源极以及汲极区域系形成于半导体基板内,第一n通道MISFET的汲极区域、第一p通道MISFET的汲极区域、第二n通道MISFET的闸电极以及第二p通道MISFET的闸电极系互相电性连接,第二n通道MISFET的汲极区域、第二p通道MISFET的汲极区域、第一n通道MISFET的闸电极以及第一p通道MISFET的闸电极系互相电性连接,周边电路包含n通道MISFET以及p通道MISFET,与SRAM胞的p通道MISFET的汲极区域的通道区域接触的部分之浓度比与周边电路的p通道MISFET的汲极区域的通道区域接触的部分之浓度低。34.如申请专利范围第32项所述之半导体积体电路装置,其中与SRAM胞的n通道MISFET的汲极区域的通道区域接触的部分之浓度比与周边电路的n通道MISFET的汲极区域的通道区域接触的部分之浓度低。35.一种半导体积体电路装置,具有SRAM胞与周边电路,其中SRAM胞包含:第一n通道MISFET;第二n通道MISFET;第一p通道MISFET;以及第二p通道MISFET,n通道MISFET以及p通道MISFET的源极以及汲极区域系形成于半导体基板内,第一n通道MISFET的汲极区域、第一p通道MISFET的汲极区域、第二n通道MISFET的闸电极以及第二p通道MISFET的闸电极系互相电性连接,第二n通道MISFET的汲极区域、第二p通道MISFET的汲极区域、第一n通道MISFET的闸电极以及第一p通道MISFET的闸电极系互相电性连接,周边电路包含n通道MISFET以及p通道MISFET,与SRAM胞的n通道MISFET的汲极区域的通道区域接触的部分之浓度比与周边电路的n通道MISFET的汲极区域的通道区域接触的部分之浓度低。36.一种半导体积体电路装置,构成SRAM胞的MISFET的源极以及汲极区域系形成于半导体基板内,且其汲极区域与闸电极系以偏移构造来构成。37.一种半导体积体电路装置,构成SRAM胞的MISFET的源极以及汲极区域系形成于半导体基板内,且其汲极区域系自闸电极的端部远离的方向分离而配置。38.一种半导体积体电路装置,构成SRAM胞的MISFET的源极以及汲极区域系形成于半导体基板内,且与汲极区域的通道区域接触的部分之浓度比与周边电路的MISFET的汲极区域的通道区域接触的部分之浓度低。39.一种半导体积体电路装置的制造方法,包含:(a)、形成具有:形成于该闸极介电层上的第一矽膜、形成于该第一矽膜上的SiGe层以及形成于该SiGe层上的第二矽膜,的闸电极之制程;以及(b)、在该(a)制程后,至少于第二矽膜形成金属矽化物膜之制程。40.如申请专利范围第39项所述之半导体积体电路装置的制造方法,其中在闸电极形成制程形成p通道MISFET的闸电极与n通道MISFET的闸电极。41.如申请专利范围第39项或第40项所述之半导体积体电路装置的制造方法,其中SiGe层的Ge为如闸电极的功函数系设定成p型矽膜的功函数与n型矽膜的功函数之间的値之浓度。42.一种半导体积体电路装置的制造方法,包含:(a)、在闸极介电层上沉积第一矽膜之制程;(b)、在第一矽膜上沉积SiGe层之制程;(c)、在SiGe层上沉积第二矽膜之制程;(d)、形成第二矽膜、SiGe层、第一矽膜的图案,形成p通道MISFET的闸电极与n通道MISFET的闸电极之制程;以及(e)、至少在第二矽膜形成金属矽化物膜之制程。43.如申请专利范围第42项所述之半导体积体电路装置的制造方法,其中SiGe层的Ge为如闸电极的功函数系设定成p型矽膜的功函数与n型矽膜的功函数之间的値之浓度。44.如申请专利范围第42项或第43项所述之半导体积体电路装置的制造方法,其中金属矽化物膜系藉由将第二矽膜自行对准矽化物化而形成。45.如申请专利范围第42项或第43项所述之半导体积体电路装置的制造方法,其中闸极介电层系以氮氧化矽膜来形成。46.一种半导体积体电路装置,闸电极包含:形成于闸极介电层上的第一矽膜;形成于第一矽膜上的SiGe层;以及形成于SiGe层上的第二矽膜,其中至少在第二矽膜形成金属矽化物膜。47.如申请专利范围第46项所述之半导体积体电路装置,其中SiGe层的Ge为如闸电极的功函数系设定成p型矽膜的功函数与n型矽膜的功函数之间的値之浓度。48.如申请专利范围第46项或第47项所述之半导体积体电路装置,其中闸极介电层系以氮氧化矽膜来形成。49.一种半导体积体电路装置,p通道MISFET以及n通道MISFET的闸电极分别包含:形成于闸极介电层上的第一矽膜;形成于第一矽膜上的SiGe层;以及形成于SiGe层上的第二矽膜,其中至少在第二矽膜形成金属矽化物膜。50.如申请专利范围第49项所述之半导体积体电路装置,其中SiGe层的Ge为如闸电极的功函数系设定成p型矽膜的功函数与n型矽膜的功函数之间的値之浓度。51.如申请专利范围第49项或第50项所述之半导体积体电路装置,其中闸极介电层系以氮氧化矽膜来形成。图式简单说明:图1系用以定义偏移构造的说明图。图2系图1的等价电路图。图3系使用图1以及图2的模型所获得的算出偏移量用的图。图4系使用图1以及图2的模型所获得的算出偏移量用的图。图5系本发明者们进行本发明所使用的n通道型的场效电晶体之模型,GIDL电流的说明图。图6(a)、(b)为图5的A-A线的各条件下的半导体能带图,(c)为(b)的扩大图。图7系说明图5的场效电晶体中的遗漏电流的图,为图5的主要部位扩大剖面图。图8系显示图5的场效电晶体的电流电压特性图。图9(a)为SRAM胞的电路图,(b)为本发明的一实施形态之半导体积体电路装置的平面布局。图10(a)、(b)系显示偏移构造的场效电晶体的电流电压特性图。图11系本发明的一实施形态之半导体积体电路装置的SRAM胞的电路图。图12系本发明的其他实施形态之半导体积体电路装置的SRAM胞的电路图。图13系本发明的再其他实施形态之半导体积体电路装置的SRAM胞的电路图。图14系图11的半导体积体电路装置的SRAM胞的俯视图。图15系图14的A-A线的剖面图。图16系图14的B-B线的剖面图。图17系本实施形态之半导体积体电路装置的SRAM胞以外的部分之半导体基板的主要部分剖面图。图18系本实施形态之半导体积体电路装置的SRAM胞中的偏移构造之p通道型场效电晶体的剖面图。图19系本实施形态之半导体积体电路装置的SRAM胞中的偏移构造之n通道型场效电晶体的剖面图。图20系用以说明图18以及图19的场效电晶体的尺寸或杂质浓度的一例之说明图。图21系本实施形态之半导体积体电路装置的SRAM胞以外的部分中的非偏移构造之p通道型场效电晶体的剖面图。图22系用以说明图21的场效电晶体的尺寸或杂质浓度的一例之说明图。图23系本实施形态之半导体积体电路装置的非偏移构造之n通道型场效电晶体的剖面图。图24系用以说明图23的场效电晶体的尺寸或杂质浓度的一例之说明图。图25(a)、(b)系本发明的一实施形态之半导体积体电路装置的制造工程中的主要部分剖面图。图26(a)、(b)系接着图25的半导体积体电路装置的制造工程中的主要部分剖面图。图27(a)、(b)系接着图26的半导体积体电路装置的制造工程中的主要部分剖面图。图28(a)、(b)系接着图27的半导体积体电路装置的制造工程中的主要部分剖面图。图29(a)系本发明的其他实施形态之半导体积体电路装置的偏移构造之场效电晶体的剖面图,(b)系同一半导体积体电路装置中的非偏移构造之场效电晶体的剖面图。图30(a)系本发明的其他实施形态之半导体积体电路装置的GIDL电流对策用的场效电晶体的剖面图,(b)系同一半导体积体电路装置中的非GIDL电流对策用的场效电晶体的剖面图。图31(a)系本发明的再其他实施形态之半导体积体电路装置的GIDL电流对策用的场效电晶体的剖面图,(b)系同一半导体积体电路装置中的非GIDL电流对策用的场效电晶体的剖面图。图32(a)、(b)系图31的半导体积体电路装置的制造工程中的主要部分剖面图。图33(a)、(b)系接着图32的半导体积体电路装置的制造工程中的主要部分剖面图。图34(a)、(b)系接着图33的半导体积体电路装置的制造工程中的主要部分剖面图。图35(a)、(b)系接着图34的半导体积体电路装置的制造工程中的主要部分剖面图。 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