| 主权项 |
1.一种记忆体模组其特征为:具备:模组基板;以及被搭载于前述模组基板,个别具有复数之晶片资料端子之复数个之记忆体晶片;前述模组基板具有:对应前述复数之记忆体晶片之个别之晶片资料端子,个别被设置之复数之模组资料端子对;以及分别接续前述复数个之模组资料端子对之间之复数之模组资料配线;前述复数之模组资料配线分别被接续于对应之前述晶片资料端子,可以当成记忆体存取资料总线使用。2.一种记忆体模组,其特征为:具备:模组基板;以及被搭载于前述模组基板,个别具有复数之晶片资料端子之复数个之记忆体晶片;前述模组基板具有:对应前述复数之记忆体晶片之个别之晶片资料端子,个别被设置之复数之模组资料端子对;以及分别接续前述复数个之模组资料端子对之间之复数之模组资料配线;前述复数之模组资料配线分别被接续于对应之前述晶片资料端子,前述复数之记忆体晶片被并列地晶片选择控制。3.如申请专利范围第1项或第2项记载之记忆体模组,其中前述复数之记忆体晶片系沿着模组基板之长度方向被排列,前述模组资料端子对被配置于模组基板之记忆体晶片搭载面之一方之长边部份与另一方之长边部份。4.如申请专利范围第1项或第2项记载之记忆体模组,其中前述复数之记忆体晶片系沿着模组基板之长度方向被排列,前述模组资料配线系由模组基板之记忆体晶片搭载面之一方之长边部份朝向另一方之长边部份延伸存在。5.如申请专利范围第1项或第2项记载之记忆体模组,其中前述复数之记忆体晶片沿着模组基板之长度方向被排列,前述模组资料端子对皆被配置于模组基板之一方之长边部份。6.如申请专利范围第5项记载之记忆体模组,其中前述复数之记忆体晶片系沿着模组基板之长度方向被排列,前述模组资料配线被往复形成在同一配线层,被接续于对应之模组资料端子对。7.如申请专利范围第5项记载之记忆体模组,其中前述模组资料配线被形成在透过配线层间孔被导通之相互不同之配线层,被接续于对应之模组资料端子对。8.如申请专利范围第5项记载之记忆体模组,其中前述记忆体晶片系被搭载于模组基板之两面。9.一种记忆体模组,其特征为:具备:模组基板;以及沿着前述模组基板之长度方向被搭载,个别具有复数之晶片资料端子以及复数之晶片位址端子之复数之记忆体晶片;前述模组基板具有:对应前述复数之记忆体晶片之个别的晶片资料端子,个别被设置之复数之模组资料端子对;以及于前述复数之记忆体晶片共通之模组位址端子对;以及分别直线状接续前述复数之模组资料端子对之复数之模组资料配线;以及直线状接续前述模组位址端子对之同时,在交叉方向延伸存在,共通接续于复数之记忆体晶片之晶片位址端子之模组位址配线;前述复数之模组资料配线分别被接续于对应之前述晶片资料端子。10.如申请专利范围第9项记载之记忆体模组,其中具有被中介存在于前述模组位址配线之位址缓冲器电路;由:前述模组位址配线直线状接续模组位址端子对之同时,接续于前述位址缓冲器电路之输入端子之第1模组位址配线;以及由前述位址缓冲器电路之输出端子被共通接续于复数之晶片位址端子,被配置于与前述第1模组位址配线交叉方向之第2模组位址配线而构成前述模组位址配线所形成。11.如申请专利范围第10项记载之记忆体模组,其中前述第2模组位址配线,可以透过具有其之特性阻抗之电阻元件接续于终端电压端子。12.如申请专利范围第9至第11项之其中一项记载之记忆体模组,其中前述晶片资料端子至少在相邻接之端子相互间,于模组资料配线之延伸存在方向被错开配置。13.一种记忆体模组,其特征为:具备:模组基板;以及被搭载于前述模组基板之长边,个别具有复数之晶片资料端子之复数个之记忆体晶片;前述模组基板具有:对应前述复数之记忆体晶片之个别之晶片资料端子,个别被设置之复数之模组资料端子对;以及分别接续前述复数个之模组资料端子对之间之复数之模组资料配线;前述复数之模组资料配线分别被接续于对应之前述晶片资料端子,具有与模组基板之短边之长度大略相等之长度。14.如申请专利范围第1项记载之记忆体模组,其中前述模组资料配线具有可以成为一直线之配线路径。15.如申请专利范围第1项记载之记忆体模组,其中前述模组资料配线具有:可以成为一直线之第1配线路径与由此第1配线路径分支,接续于前述模组资料端子之第2配线路径,前述第2配线路径之配线路径长与保证正常动作之信号的状态转换时间相比,被设定为该信号往复前述第2配线路径之时间比较短。16.一种记忆体模组,其特征为:具备:模组基板;以及被搭载于前述模组基板之长度方向,个别具有复数之晶片资料端子之复数个之记忆体晶片;前述模组基板具有:对应前述复数之记忆体晶片之个别之晶片资料端子被设置之复数之模组资料端子对;以及接续前述模组接续端子与前述晶片接续端子之模组配线,前述模组配线迂回被直线状配置之复数个之晶片接续端子之内的指定的晶片接续端子,被接续于其它之指定的晶片接续端子。图式简单说明:图1系依据本发明之记忆体模组之平面图。图2系依据本发明之记忆体模组之侧面图。图3系显示关于图1之记忆体模组之记忆体晶片之布线之例之说明图。图4系具有图1之记忆体模组之记忆体系统之平面图。图5系具有图1之记忆体模组之记忆体系统之正面图。图6系图4之记忆体系统之概略等效电路图。图7系可以适用于图1之记忆体模组之连接器之资料配线部份之概略纵剖面图。图8系可以适用于图1之记忆体模组之连接器之电源配线部份之概略纵剖面图。图9系在可以适用于图1之记忆体模组之连接器装置记忆体模组之际之斜视图。图10系在可以适用于图1之记忆体模组之连接器装置记忆体模组之状态之剖面图。图11系具有SSTL界面之比较例之记忆体系统之斜视图。图12系图11之比较例之记忆体系统之等效电路图。图13系将串列接续记忆体晶片之记忆体模组串列接续之比较例之记忆体系统之斜视图。图14系图13之比较例之记忆体系统之等效电路图。图15系图11之形式之记忆体系统之SSTL之模拟电路图。图16A、16B系显示图15之模拟电路之写入时与读取时之SSTL信号波形模拟结果之说明图。图17系关于在图4说明之记忆体系统之资料信号之模拟电路图。图18A、18B系显示图17之模拟电路之写入动作与读取动作之模拟结果之说明图。图19A、19B、19C系关于本发明之第2记忆体模组之剖面图。图20A、20B系可以适用于第2记忆体模组之连接器之说明图。图21A、21B系装置第2记忆体模组之记忆体系统之剖面图。图22系本发明之第3记忆体模组之平面图。图23A、23B系例示以连接器接续第3记忆体模组之形态之剖面图。图24系与第1记忆体模组一齐可以利用之伪记忆体模组之平面图。图25系图24之伪记忆体模组之侧面图。图26A、26B、26C系与第2记忆体模组一齐可以利用之伪记忆体模组之说明图。图27系与第3记忆体模组一齐可以利用之伪记忆体模组之平面图。图28A、28B系于第1记忆体模组搭载终端电阻而形成之终端用记忆体模组之说明图。图29系被对应于图24之伪记忆体模组之终端用伪记忆体模组之说明图。图30A、30B、30C系在图19A所示之记忆体模组搭载终端电阻而形成之终端用记忆体模组之说明图。图31系在图22所示之记忆体模组搭载终端电阻而形成之终端用记忆体模组之说明图。图32系着眼于资料信号配线而显示关于图7以及图8之连接器之别的形态之剖面图。图33系着眼于电源配线部份而显示关于图7以及图8之连接器之别的形态之剖面图。图34系例示一部份具备连接器之机能之记忆体模组之剖面图。图35系着眼于资料信号线部份而显示可以适用于记忆体模组之别的形态之连接器之剖面图。图36系着眼于资料信号线部份而显示可以适用于记忆体模组之进而别的形态之连接器之剖面图。图37系着眼于图36之连接器之电源配线部份之剖面图。图38系显示于图36以及图37之连接器搭载记忆体模组之状态之剖面图。图39A、39B系显示具备向下之模组端子对之记忆体模组之进而别的形态之斜视图。图40系显示搭载图39A、39B之记忆体模组之记忆体系统之一例之剖面图。图41系具有藉由封装之密封构造之记忆体模组之平面图。图42系图41之记忆体模组侧面图。图43A、43B、43C、43D系在模组基板之中央部具有模组端子之记忆体模组之说明图。图44系着眼于使用图43A等之记忆体模组之记忆体系统之资料信号配线部份之剖面图。图45系着眼于使用图43A等之记忆体模组之记忆体系统之电源配线部份之剖面图。图46系显示记忆体模组之模组资料配线之别的敷设形态之平面图。 |
