| 主权项 |
1.一种快闪记忆体之记忆胞的制造方法,其制造方法包括下列步骤:提供半导体基底;于该半导体基底表面形成第一绝缘层;于该第一绝缘层表面形成第一导电层;于该第一导电层表面形成垫层;去除部分之该垫层以形成第一开口,曝露出该第一导电层表面;形成第二导电层于该垫层表面与该第一开口之侧壁及底部;去除覆盖于该垫层表面与该第一开口底部之该第二导电层,残留于该第一开口侧壁之该第二导电层形成导电侧壁层,此导电侧壁层之顶部尖锐的部分即为尖端(tip);依序去除部分之该垫层、第一导电层、第一绝缘层与基底,形成第二开口;形成第二绝缘层填满该第一开口与该第二开口,分别形成第一闸极绝缘层与浅沟槽隔离区(ShallowTrench Isolation);去除残留之该垫层,曝露出该第一导电层表面;以该第一闸极绝缘层为硬式罩幕(hard mask),依序去除未被该第一闸极绝缘层与该导电侧壁层所遮蔽之该第一导电层与该残留第一绝缘层,保留位于该第一闸极绝缘层与该导电侧壁层下方的部分,剩余之残留该第一导电层即为浮置闸极,剩余之残留该第一绝缘层即为第二闸极绝缘层,该第一闸极绝缘层、导电侧壁层、浮置闸极与第二闸极绝缘层以闸极区表示;形成第三绝缘层覆盖该基底表面与该闸极区之表面及侧壁;形成第三导电层覆盖该第三绝缘层;去除该闸极区之上方及其侧边之部分该第三导电层与第三绝缘层,形成第三开口,同时于闸极区之另一侧形成第四开口,残余之该第三导电层形成控制闸,残余之该第三绝缘层则形成穿隧氧化层;于该第三开口底部之该基底表层形成源极区;形成第四绝缘层覆盖该控制闸表面,并均匀地覆盖该第三开口与第四开口之侧壁与底部;去除部分之该第四绝缘层,于该第三开口与第四开口之侧壁形成绝缘侧壁层;以及于该第四开口底部之该基底表层形成汲极区。2.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成之该半导体基底系矽基底。3.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成之该第一导电层系由经掺杂之复晶矽所构成。4.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成之该第一导电层厚度为500~2000埃。5.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成之该第二导电层系由经掺杂之复晶矽所构成。6.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成之该第二导电层厚度为50-200埃。7.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成该垫层是由氮化矽所组成。8.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成之该垫层厚度为500~3000埃。9.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中该第一绝缘层是由氧化矽所组成。10.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成之该第一绝缘层厚度为500~2000埃。11.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成该第二绝缘层是由氧化矽所组成。12.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成之该第二绝缘层厚度为3000~5000埃。13.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成之该第三绝缘层系由氧化矽所组成。14.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成之该第三绝缘层厚度为50~250埃。15.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成该第四绝缘层系由氧化矽所组成。16.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成之该第四绝缘层厚度为200~2000埃。图式简单说明:第一A至一H图系显示习知技术之快闪记忆体记忆胞之制造方法的主要步骤。第二A至二P图系一代表本发明实施例之快闪记忆体记忆胞之制造方法的主要步骤。 |
