| 主权项 |
1.一种半导体装置之制造方法,包含如下步骤:于一半导体基板上之一第一区域形成复数个第一渠沟,且藉以形成由该复数个第一渠沟分隔而成之复数个虚设图案;至少于该第一区域上形成一待抛光膜,俾于该复数个虚设图案上形成有凸部且于该复数个第一渠沟上形成有凹部;及利用抛光来移除覆盖于该复数个虚设图案上之该待抛光膜,以让该待抛光膜余留在该复数个第一渠沟内部;其中该复数个虚设图案之上表面面积及该复数个第一渠沟之宽度,以该待抛光膜之凸部的上表面总面积与该第一区域的水平投影面积之比为基准来设定。2.如申请专利范围第1项之半导体装置之制造方法,其中该待抛光膜之凸部的该上表面总面积大于该复数个虚设图案之上表面总面积。3.如申请专利范围第1项之半导体装置之制造方法,其中该待抛光膜为无掺杂矽玻璃所构成。4.如申请专利范围第1项之半导体装置之制造方法,其中该半导体装置于该第一区域内,具有由一元件隔离区分隔而成之一第一元件形成区,且该复数个虚设图案形成于该元件隔离区上。5.如申请专利范围第4项之半导体装置之制造方法,其中该待抛光膜于该第一元件形成区上也具有凸部,且该复数个虚设图案之上表面面积及该复数个第一渠沟之宽度,以该复数个虚设图案和该第一元件形成区两者上的该待抛光膜凸部之上表面总面积,与该第一区域的水平投影面积之比为基准来设定。6.如申请专利范围第5项之半导体装置之制造方法,其中该复数个虚设图案和该第一元件形成区两者上的该待抛光膜凸部之该上表面总面积,大于该复数个虚设图案和该第一元件形成区的上表面总面积。7.如申请专利范围第1项之半导体装置之制造方法,其中:该半导体装置在不同于该第一区域之一第二区域上,具有较该复数个第一渠沟之宽度为小的复数个第二渠沟,和由该复数个第二渠沟分隔而成之复数个第二元件形成区;及该待抛光膜也形成于该第二区域上,且覆盖于该第二区域上之该待抛光膜的上表面为实质平坦。8.一种半导体装置之制造方法,该半导体装置包含一记忆体单元区及一邻接区域,该邻接区域具有由一元件隔离区分隔而成之一邻接元件形成区,此半导体装置之制造方法包含如下步骤:于该元件隔离区及该记忆体单元区上,分别形成由复数个第一渠沟分隔而成之复数个虚设图案,及由较该复数个第一渠沟宽度为小的复数个第二渠沟分隔而成之复数个记忆体单元形成区;于该邻接区域及该记忆体单元区上形成一待抛光膜,俾于该复数个虚设图案和该复数个记忆体单元形成区上形成有凸部,且于该复数个第一渠沟上形成有凹部;及利用抛光来移除覆盖于该邻接区域及该记忆体单元区上之该待抛光膜,以让该待抛光膜余留在该复数个第一渠沟和第二渠沟内部;其中该复数个虚设图案之上表面面积及该复数个第一渠沟之宽度,以该复数个虚设图案和该邻接元件形成区两者上的该待抛光膜凸部之上表面总面积,与该邻接区域的水平投影面积之比为基准来设定。9.如申请专利范围第8项之半导体装置之制造方法,其中该复数个虚设图案和该邻接元件形成区两者上的该待抛光膜凸部之该上表面总面积,大于该复数个虚设图案和该邻接元件形成区的上表面总面积。10.如申请专利范围第8项之半导体装置之制造方法,其中该待抛光膜为无掺杂矽玻璃所构成。11.如申请专利范围第8项之半导体装置之制造方法,其中覆盖于该记忆体单元区上之该待抛光膜的上表面为实质平坦。12.如申请专利范围第8项之半导体装置之制造方法,其中该复数个虚设图案和该邻接元件形成区两者上的该待抛光膜凸部之该上表面总面积,与该邻接区域的水平投影面积之比为不小于60%。13.一种半导体装置之设计方法,该半导体装置之制造方法包含如下步骤:于一半导体基板上之一第一区域形成复数个第一渠沟,且藉以形成由该复数个第一渠沟分隔而成之复数个虚设图案;至少于该第一区域上形成一待抛光膜,俾于该复数个虚设图案上形成有凸部且于该复数个第一渠沟上形成有凹部;及利用抛光来移除覆盖于该复数个虚设图案上之该待抛光膜,以让该待抛光膜余留在该复数个第一渠沟内部;其中该复数个虚设图案之上表面面积及该复数个第一渠沟之宽度,以该待抛光膜之凸部的上表面总面积与该第一区域的水平投影面积之比为基准来设定。图式简单说明:图1为说明依本发明之半导体基板上的元件布局之平面示意图。图2(a)~(c)为显示依本发明的半导体基板制造方法其步骤之一系列剖面示意图。图3(a)~(c)为说明依本发明之虚设图案的平面及剖面示意图。图4(a)、(b)为说明虚设图案之平面外形的平面示意图。图5为说明CMP之抛光动作的示意图。图6为说明习知半导体装置之平面示意图。图7(a)~(c)为显示习知半导体基板制造方法的步骤之一系列剖面示意图。图8为说明另一习知半导体装置之平面示意图。图9(a)~(c)为显示习知半导体基板制造方法的步骤之一系列剖面示意图。 |
