| 主权项 |
1.一种多级储存半导体记忆体读取电路,供应多级字元电压至一单元并且根据各别字元电压准位锁存资料,包括:一感测放大器读取单元;一锁存电路组,由多个销存电路组成并依据各别字元电压准位锁存资料;一编码电路,将该锁存电路输出转成二元资料;一停止及修正电路,当不同级锁存电路以特定级的锁存电路输出结果为基础进行读取操作时,停止该感测放大电路操作,并且供应即将停止之感测放大器之输出讯号当作该锁存电路组输入讯号L0。2.如申请专利范围第1项之多级储存半导体记忆体读取电路,其中假如当在第一级字元电压之读取单元的控制讯号1变为"H"而在该特定级的读取单元之结果为"OFF"时,该停止及修正电路停止该感测放大器操作并供应一表示"OFF"之"H"讯号至一锁存器输入讯号线;且假如当在最高级字元电压之读取单元的控制讯号3准位变为"H"而在该特定级的读取单元之结果为"ON"时,该停止及修正电路停止该感测放大器操作并供应一表示"ON"之"L"讯号至一锁存器输入讯号线。3.如申请专利范围第1或2项之多级储存半导体记忆体读取电路,其中该特定级的锁存电路为第二级锁存电路;该停止及修正电路包括:第一NAND逻辑闸,输入该特定级的锁存电路的输出L2,与输入第一级字元电压控制讯号1;第二NAND逻辑闸,其中一输入端经过第一反相器输入一指定的级锁存电路输出L2,而另一端输入一第三级字元电压控制讯号3;第一P通道电晶体,其汲极为锁存电路组之输入线L0,而源极设定在VCC准位;第一N通道电晶体,其汲极为锁存电路组之该输入线L0,而源极设定在GND准位;第三NAND逻辑闸,输入该第一NAND逻辑闸的一输出与该第二NAND逻辑闸的一输出;第二P通道电晶体,其汲极为VCC侧电源供应器线路VS供应电源至该感测放大器,而源极设定在VCC准位;及第二N通道电晶体,其汲极为该感测放大器之GND侧电源供应器线路GS,而源极设定在GND准位,其中将该第三NAND逻辑闸之一输出连接至该第二P通道电晶体之一闸极,将该第三NAND逻辑闸之一输出经由第二反相器连接至该第二N通道电晶体之一闸极,将该第一NAND逻辑闸之一输出连接至该第一P通道电晶体之一闸极,与将该第三NAND逻辑闸之一输出经由第三反相器连接至该第一N通道电晶体之一闸极。4.如申请专利范围第3项之多级储存半导体记忆体读取电路,其中该编码电路,具有XOR逻辑闸,其输入该第一级锁存电路的一输出与该第三级锁存电路的一输出;该编码电路输出该XOR逻辑闸之一输出至该输出电路,即上级资料B1,与输出该第二级锁存电路之一输出至该输出电路,即下级资料B0。5.如申请专利范围第2项之多级储存半导体记忆体读取电路,其中该锁存电路组具有第一级锁存电路至第(n-1)级锁存电路;该特定级的锁存电路为(n-2)级锁存电路;该停止及修正电路包括:一第一级OR逻辑闸,输入一第一级字元电压控制讯号1至一第(n/2-1)级字元电压控制讯号小(n/2-1);一第二OR逻辑闸,输入一第(n/2+1)级字元电压控制讯号(n/2+1)至一第(n-1)级字元电压控制讯号(n-1);一第一NAND逻辑闸,输入该第(n/2)级锁存电路的一输出L(n/2)与该第一级OR逻辑闸的一输出;一第二NAND逻辑闸,其中一输入端经过第一反相器输入该第(n/2)级锁存电路的一输出L(n/2),另一端输入该第二OR逻辑的一闸输出;一第一P通道电晶体,其汲极为锁存电路组之输入线L0而源极设定在VCC准位;一第一N通道电晶体,其汲极为锁存电路组之该输入线L0而源极设定在GND准位;一第三NAND逻辑闸,输入该第一NAND逻辑闸的一输出与该第二NAND逻辑闸的一输出;一第二P通道电晶体,其汲极为VCC侧电源供应器线路VS供应电源至该感测放大器,而源极设定在VCC准位;及一第二N通道电晶体,其汲极为该感测放大器之GND侧电源供应器线路GS,而源极设定在GND准位,其中将该第三NAND逻辑闸之一输出连接至该第二P通道电晶体之闸极,将该第三逻辑闸之一输出经由第二反相器连接至第二N通道电晶体之闸极,将该第一逻辑闸之一输出连接至该第一P通道电晶体之闸极,与将该第三逻辑闸之一输出经由第三反相器连接至该第一N通道电晶体之闸极。6.如申请专利范围第2或4项之多级储存半导体记忆体读取电路,其中该锁存电路包括:一第一传递电晶体,输入该感测放大器在汲极之一输出;一第四反相器,连接至该第一传递电晶体之源极;一种装置,藉以将锁存器脉冲讯号n输入至该第一传递电晶体之N通道电晶体的闸极,与将藉由第五反相器反相之锁存器脉冲讯号n之反相脉冲讯号输入至P通道电晶体的闸极;一第二传递电晶体;一种装置,藉以将锁存器脉冲讯号n输入至该二传递电晶体之P通道电晶体的闸极,与将藉由第五反相器反相之锁存器脉冲讯号n之反相脉冲讯号输入至N通道电晶体的闸极;一种装置,藉以将该第四反相器之输出经由第六反相器输入至该第二传递电晶体之汲极及连接该第一传递电晶体的源极至该第二传递电晶体的源极,及该第四反相器的该输出为该锁存电路的一输出。图式简单说明:图1所示为一般多级储存半导体记忆体读取电路之电路图;图2为一般电路之真値表;图3为一般电路读取操作之时脉图;图4所示为根据本发明第一实施例之多级储存半导体记忆体电路图;图5所示为第一实施例锁存电路之电路图;图6为第一实施例读取电路读取操作之时脉图;图7为第一实施例读取操作之真値表;图8所示为根据本发明第二实施例之多级储存半导体记忆体读取电路之电路图;图9为第二实施例读取电路读取操作之时脉图;图10为第二实施例读取操作之真値表。 |
