| 主权项 |
1.一种非挥发性半导体记忆元件,包括:基板(12),该基板(12)具有核心区域与外围区域;于该基板(12)之核心区域上之电荷捕捉介电质(14);于该基板(12)之外围区域上之闸极介电质;于该核心区域内之该电荷捕捉介电质(14)下之埋入位元线(26);以及于该核心区域内之电荷捕捉介电质(14)上之字元线(28),其中该核心区域实质上为平面的。2.如申请专利范围第1项之记忆元件,其中该电荷捕捉介电质(14)包括至少其中一种氧化物-氮化物-氧化物(ONO)三层介电质、氧化物/氮化物二层介电质、氮化物/氧化物二层介电质、氧化物/钽氧化物二层介电质、氧化物/钽氧化物/氧化物三层介电质、氧化物/钛酸锶二层介电质、氧化物/钛酸钡锶二层介电质、氧化物/钛酸锶/氧化物三层介电质、氧化物/钛酸锶/钛酸钡锶三层介电质与氧化物/铪氧化物/氧化物三层介电质。3.如申请专利范围第1项之记忆元件,其中该电荷捕捉介电质(14)包括ONO介电质,该介电质包括至少其中一层氮氧化层与富含矽之氮化矽层。4.如申请专利范围第1项之记忆元件,附加条件为该核心区域不包括局部矽氧化(LOCOS)。5.一种矽-氧化物-氮化物-氧化物-矽(SONOS)快闪记忆元件,包括:基板(12),该基板(12)具核心区域与外围区域;于该基板(12)之该核心区域上之氧化物-氮化物-氧化物(ONO)电荷捕捉介电质(14);于该基板(12)之外围区域内之闸极介电质;于该核心区域内之该ONO电荷捕捉介电质下之埋入位元线(26);以及于该核心区域内之该ONO电荷补捉介电质(14)上之具有实质上均匀厚度之实质上平面的字元线(28)。6.如申请专利范围第5项之记忆元件,其中该ONO电荷捕捉介电质(14)包括至少其中一层氮氧化层与富含矽之氮化矽层。7.如申请专利范围第5项之记忆元件,附加条件为LOCOS不在该核心区域形成。8.一种形成非挥发性半导体记忆元件之方法,包括:于基板(12)上形成电荷捕捉介电质(14);该基板(12)具有核心区域(16)与外围区域(18);于该外围区域(18)内移除至少部分该电荷捕捉介电质(14);于该外围区域(18)内形成闸极介电质(22);于该核心区域(16)内形成埋入位元线(26);以及于该核心区域(16)及该外围区域(18)内形成闸极(28)。9.如申请专利范围第8项之方法,其中于该外围区域(18)之部分该电荷捕捉介电质(14)于该核心区域(16)内形成埋入位元线(26)之前进行移除。10.如申请专利范围第8项之方法,其中于移除该外围区域(18)内之该部分电荷捕捉介电质(14)之前,于该核心区域(16)内形成埋入位元线(26)。11.如申请专利范围第8项之方法,其中该闸极介电质(22)于该核心区域(16)内形成埋入位元线(26)之前形成于该外围区域(18)内。12.如申请专利范围第8项之方法,其中埋入位元线(26)于该外围区域(18)内形成该闸极介电质(22)之前形成于该核心区域(16)内。13.如申请专利范围第8项之方法,其中附加条件为LOCOS不在该核心区域(16)内形成。14.一种形成非挥发性半导体记忆元件之方法,依序包括:于基板(12)上形成电荷补捉介电质(14),该基板(12)具有核心区域(16)及外围区域(18);移除至少部分于该外围区域(18)之该电荷捕捉介电质(14);于该外围区域(18)形成闸极介电质(22);于核心区域(16)形成埋入位元线(26);以及于该核心区域(16)及该外围区域(18)内形成闸极(28)。15.如申请专利范围第14项之方法,其中该电荷捕捉介电质(14)包括其中一种ONO三层介电质、氧化物/氮化物二层介电质、氮化物/氧化物二层介电质、氧化物/钽氧化物二层介电质、氧化物/钽氧化物/氧化物三层介电质、氧化物/钛酸锶二层介电质、氧化物/钛酸钡锶二层介电质、氧化物/钛酸锶/氧化物三层介电质、氧化物/钛酸锶/钛酸钡锶三层介电质与氧化物/铪氧化物/氧化物三层介电质。16.如申请专利范围第14项之方法,其中该电荷捕捉介电质(14)包括ONO介电质,该介电质包括至少其中一层氮氧化层与富含矽之氮化矽层。17.如申请专利范围第14项之方法,附加条件为LOCOS不于该核心区域内形成。18.一种形成非挥发性半导体记忆元件之方法,依序包括:于基板(12)上形成电荷捕捉介电质(14),该基板(12)具有核心区域(16)与外围区域(18);于该核心区域(16)内形成埋入位元线(26);于该外围区域(18)移除至少部分该电荷捕捉介电质(14);于该外围区域(18)形成闸极介电质(22);以及于该核心区域(16)及该外围区域(18)内形成闸极(28)。19.如申请专利范围第18项之方法,其中该电荷捕捉介电质(14)包括其中一种ONO三层介电质、氧化物/氮化物二层介电质、氮化物/氧化物二层介电质、氧化物/钽氧化物二层介电质、氧化物/钽氧化物/氧化物三层介电质、氧化物/钛酸锶二层介电质、氧化物/钛酸钡锶二层介电质、氧化物/钛酸锶/氧化物三层介电质、氧化物/钛酸锶/钛酸钡锶三层介电质与氧化物/铪氧化物/氧化物三层介电质。20.如申请专利范围第18项之方法,更包括于该基板上形成该电荷捕捉介电质(14)之前执行覆盖性起始植入。21.如申请专利范围第18项之方法,更包括于该基板(12)上形成该电荷捕捉介电质(14)之后且于该核心区域(16)内形成埋入位元线(26)之前执行起始植入。22.一种形成非挥发性半导体记忆元件之方法,依序包括:于基板(12)上形成电荷捕捉介电质(14);该基板(12)具有核心区域(16)与外围区域(18);于该外围区域(18)内移除至少部分该电荷捕捉介电质(14);于该外围区域(18)内形成具有第一厚度之闸极介电质(22);于该核心区域(16)内形成埋入位元线(26);于至少部分该外围区域(18)内增加该闸极介电质(22)之厚度以提供具有第二厚度之闸极介电质(40);以及于该核心区域(16)及该外围区域(18)内形成闸极(28)。23.如申请专利范围第22项之方法,更包括,于该基板(12)上形成该电荷捕捉介电质(14)之后且于该核心区域(16)内形成埋入位元线(26)之前执行起始植入。图式简单说明:第1图显示依照本发明方法之一项目的之截面图。第2图显示依照本发明方法之另一项目的之截面图。第3图显示依照本发明方法之又一目的之截面图。第4图显示依照本发明方法之再一目的之截面图。第5图显示依照本发明方法之另一目的之截面图。第6图显示依照本发明之一项目的之SONOS类型记忆单元之截面图。第7图显示依照本发明另一方法之一项目的之截面图。第8图显示依照本发明另一方法之另一目的之截面图。第9图显示依照本发明另一方法之又一目的之截面图。第10图显示依照本发明另一方法之再一目的之截面图。第11图显示依照本发明另一方法之另一目的之截面图。第12图显示依照本发明之另一目的之SONOS类型记忆单元之截面图。第13图显示依照本发明又一方法之一项目的之截面图。第14图显示依照本发明又一方法之另一目的之截面图。第15图显示依照本发明又一方法之又一目的之截面图。第16图显示依照本发明又一方法之再一目的之截面图。第17图显示依照本发明又一方法之另一目的之截面图。第18图显示依照本发明又一方法之另一目的之截面图。第19图显示依照本发明又一目的之SONOS类型记忆单元截面图。第20图显示依照本发明一项目的之SONOS类型记忆元件之核心区域之透视图。第21图显示依照本发明一项目的之另一SONOS类型记忆元件之核心区域之透视图。第22图显示先前技艺之SONOS类型记忆元件之核心区域透视图。 |
