| 主权项 |
1.一种整合传送器电路(330),用以传送一第一与第二第二资料讯号(DM,DP)至一对第一与第二对的资料线(343,344),该传送器电路包括:一第一装置(710),回应于复数个外加输入讯号(OE#、EOP、NRZI),以产生复数个状态控制讯号(FNI、FNI#、PEN_DM、NENL_DM、PEN_DP、NENL_DP),以决定何时将该第一与第二资料讯号驱动至其既定资料状态;一第二装置(720),回应于该状态控制讯号,以产生复数个斜率控制讯号(PBIAS、HVDD、NBIAS),以控制该资料讯号的边缘速率;一第三装置(730),回应于该状态与斜率控制讯号,以产生该第一资料讯号(DM),以传送至该第一资料线(343);以及一第四装置(740),回应于该状态与斜率控制讯号,以产生该第二资料讯号(DP),以传送至该第二资料线(344)。2.如申请专利范围第1项所述之传送器电路,其中该输入讯号是一编码资料讯号(NRZI),用以表示编码资料讯号结束的一资料料结束信号(EOP),以及一输出致能信号(OE#)。3.如申请专利范围第2项所述之传送器电路,其中该第一与第二传送资料讯号(DM与DP)驱动至:一第一资料状态(单端0状态),当该资料结束与输出致能讯号致能时;一第二资料状态(差动0状态),当该编码资料讯号处于第一逻辑状态,该资料结束讯号失能且该输出致能讯号致能时;以及一第三资料状态(差动1状态),当该编码资料讯号处于第二逻辑状态,该资料结束讯号失能且该输出致能讯号致能时。4.如申请专利范围第2项所述之传送器电路,其中该第一与第二传送资料讯号(DM与DP)驱动至高阻抗状态,当该输出致能讯号失能时。5.如申请专利范围第2项所述之传送器电路,其中该第一装置(710)包括:一第一反相器(821),用以将该输出致能讯号(OE#)做逻辑反相,以产生该状态控制讯号的第一个讯号(FNI);一第二反相器(824),用以将该第一状态控制讯号做逻辑反相,以产生该状态控制讯号的第二个讯号(FNI#);一第三反相器(825),用以将该资料结束讯号(EOP)做逻辑反相;一第四反相器(826),用以将该编码资料讯号(NRZI)做逻辑反相;一第一AND闸(827),用以将该第三与第四反相器的输出做AND逻辑;一第五反相器(829),用以将该第一AND闸的输出做逻辑反相;一第一逻辑闸(830,831),用以接收该第二状态控制讯号(FNI#)与该第五反相器(829)的输出,以产生该状态控制讯号的第三个讯号(PEN_DM);一第二逻辑闸(832,833),用以接收该第一状态控制讯号(FNI)与该第五反相器(829)的输出,以产生该状态控制讯号的第四个讯号(NENL_DM);一第六反相器(834),用以将该第四反相器(826)的输出做逻辑反相;一第二AND闸(835),用以将该第三与第六反相器(825,834)的输出做AND逻辑;一第七反相器(837),用以将该第二AND闸(835)的输出做逻辑反相;一第三逻辑闸(838,839),用以接收该第二状态控制讯号(FNI#)与该第七反相器(837)的输出,以产生该状态控制讯号的第五个讯号(PEN_DP);以及一第四逻辑闸(840,841),用以接收该第一状态控制讯号(FNI)与该第七反相器(837)的输出,以产生该状态控制讯号的第六个讯号(NENL_DP)。6.如申请专利范围第5项所述之传送器电路,其中该第一装置(710)更包括滤波器(823.828.836),分别连接于该第一与第四反相器之间,该第一AND闸与该第五反相器之间,以及该第二AND闸与该第七反相器之间。7.如申请专利范围第5项所述之传送器电路,其中该第二装置(720)包括:一第一与第二电源节点(350,360),分别外加一第一与第二电源电压(VRR,VSS);一第一与第二输入节点(801,802),分别接收该第一与第二状态控制讯号(FNI,FNI#);一第一至第三输出节点(811或811'、812或812'、813或813'),分别提供该斜率控制讯号的第一至第三讯号(PBIAS、HVDD、NBIAS);一第一型的一第一电晶体(851),具有一电流路径,其第一端连接至该第一电源节点(350),以及一控制电极,连接至该第一输入节点(801);该第一型的一第二电晶体(852),具有一电流路径,连接于该第一电晶体(851)之电流路径的第二端与该第一输出节点(811或811')之间,以及一控制电极,连接至该第二输入节点(802);该第一型的一第三电晶体(853),具有一电流路径,连接于该第一电源(350)与该第一输出节点(811或811')之间,以及一控制电极,连接至该第一输出节点(811或811')与该第一及第二电晶体(851,852)之电流路径的接面;一第一电阻(854),连接于该第一输出节点(811或811')与该第二输出节点(812或812')之间;一第二电阻(855),连接于该第二输出节点(812或812')与该第三输出节点(813或813')之间;一电容(858),连接于该第二输出节点(812或812')与该第二电源节点(360)之间;一第二型的一第四电晶体(856),具有一电流路径,连接于该第三输出节点(813或813')与该第二电源节点(360)之间,以及一控制电极,连接至该第二输入节点(802);以及该第二型的一第五电晶体(857),具有一电流路径,连接于该第三输出节点(813或813')与该第二电源节点(360)之间,以及一控制电极,连接至该第三输出节点(813或813')。8.如申请专利范围第7项所述之传送器电路,其中该第三装置(730)包括:一操作放大器(731),具有接收该第一斜率控制讯号(PBIAS)的一第一输入节点(732)、接收该第二斜率控制讯号(HVDD)的一第二输入节点(733)、接收该第三斜率控制讯号(NBIAS)的一第三输入节点(734)、提供一第一输出驱动讯号(PDRVM)的一第一输出节点(735)、提供一第二输出驱动讯号(NDRVM)的一第二输出节点(736)、以及一回授终端点(737);一电流源电晶体(871),具有一电流路径,连接于该第一电源节点(350)与该放大器(731)的该第一输出节点(735)之间,以及一控制电极,连接至该第三状态控制讯号(PEN_DM);一输出拉高电晶体(869),具有一电流路径,连接于该第一电源节点(350)与该第一资料线(343)之间,以及一控制电极,连接至该放大器(731)的该第一输出节点(735);一电流集(Current Sinker)电晶体(872),具有一电流路径,连接于该第二电源节点(360)与该放大器(731)的该第二输出节点(736)之间,以及一控制电极,连接至该第四状态控制讯号(NENL_DM);一输出拉低电晶体(870),具有一电流路径,连接于该第二电源节点(360)与该第一资料线(343)之间,以及一控制电极,连接至该放大器(731)的该第二输出节点(736);以及至少一个回授电容(738),连接于该放大器(731)的回授终端点(737)与该第一资料线(343)之间。9.如申请专利范围第8项所述之传送器电路,其中该放大器(731)包括:该第一型的一第一电晶体(861),具有一电流路径,其第一端连接至该第一电源节点(350),以及一控制电极,连接至施加该第一斜率控制讯号(PBIAS)的该第一输入节点(732);该第二型的一第二电晶体(862),具有一电流路径,其第一端连接至该第一电晶体(861)之电流路径的第二端,以及一控制电极,连接至施加该第二斜率控制讯号(HVDD)的该第二输入节点(733);该第二型的一第三电晶体(864),具有一电流路径,其第一端连接至该第二电源节点(360),以及一控制电极,连接至施加该第三斜率控制讯号(NBIAS)的该第三输入节点(734);该第一型的一第四电晶体(865),具有一电流路径,连接于该第二与第三电晶体(862,864)之电流路径的第二端之间,以及一控制电极,连接至该第二输入节点(733);该第一型的第五电晶体(867),具有一电流路径,连接于该第一电源节点(350)与该第一输出节点(735)之间,以及一控制电极,连接至该第一输入节点(732);该第二型的一第六电晶体(866),具有一电流路径,连接于该第三电晶体(864)之电流路径的第二端与该第一输出节点(735)之间,以及一控制电极,连接至该第二输入节点(733);该第二型的一第七电晶体(868),具有一电流路径,连接于该第二电源节点(360)与该第二输出节点(736)之间,以及一控制电极,连接至该第三输入节点(734);以及该第一型的一第八电晶体(863),具有一电流路径,连接于该第一电晶体(861)之电流路径的第二端与该第二输出节点(736)之间,以及一控制电极,连接至该第二输入节点(733)。10.如申请专利范围第8项所述之传送器电路,其中该第三装置(730)更包括装置(877,878),用以补偿该第一资料线上之负载电容之变化。11.如申请专利范围第10项所述之传送器电路,其中用以补偿负载电容之变化的该装置包括介于该输出垫与该第二电源节点之间,以串联方式连接的一电阻(877)与一电容(878)。12.如申请专利范围第7项所述之传送器电路,其中该第四装置(740)包括:一操作放大器(741),具有接收该第一斜率控制讯号(PBIAS)的一第一输入节点(732')、接收该第二斜率控制讯号(HVDD)的一第二输入节点(733')、接收该第三斜率控制讯号(NBIAS)的一第三输入节点(734')、提供一第一输出驱动讯号(PDRVM)的一第一输出节点(735')、提供一第二输出驱动讯号(NDRVM)的一第二输出节点(736')、以及一回授终端点(737');一电流源电晶体(871'),具有一电流路径,连接于该第一电源节点(350)与该放大器(731)的该第一输出节点(735')之间,以及一控制电极,连接至该第五状态控制讯号(PEN_DP);一输出拉高电晶体(869'),具有一电流路径,连接于该第一电源节点(350)与该第二资料线(344)之间,以及一控制电极,连接至该放大器(741)的该第一输出节点(735');一电流集电晶体(872'),具有一电流路径,连接于该第二电源节点(360)与该放大器(741)的该第二输出节点(736')之间,以及一控制电极,连接至该第六状态控制讯号(NENL_DP);一输出拉低电晶体(870'),具有一电流路径,连接于该第二电源节点(360)与该第二资料线(344)之间,以及一控制电极,连接至该放大器(741)的该第二输出节点(736');以及至少一个回授电容(738'),连接于该放大器(741)的回授终端点(737')与该第二资料线(344)之间。13.如申请专利范围第12项所述之传送器电路,其中该放大器(741)包括:该第一型的一第一电晶体(861'),具有一电流路径,其第一端连接至该第一电源节点(350),以及一控制电极,连接至施加该第一斜率控制讯号(PBIAS)的该第一输入节点(732');该第二型的一第二电晶体(862'),具有一电流路径,其第一端连接至该第一电晶体(861')之电流路径的第二端,以及一控制电极,连接至施加该第二斜率控制讯号(HVDD)的该第二输入节点(733');该第二型的一第三电晶体(864'),具有一电流路径,其第一端连接至该第二电源节点(360),以及一控制电极,连接至施加该第三斜率控制讯号(NBIAS)的该第三输入节点(734');该第一型的一第四电晶体(865'),具有一电流路径,连接于该第二与第三电晶体(862'864')之电流路径的第二端之间,以及一控制电极,连接至该第二输入节点(733');该第一型的一第五电晶体(867'),具有一电流路径,连接于该第一电源节点(350)与该第一输出节点(735')之间,以及一控制电极,连接至该第一输入节点(732');该第二型的一第六电晶体(866'),具有一电流路径,连接于该第三电晶体(864')之电流路径的第二端与该第一输出节点(735')之间,以及一控制电极,连接至该第二输入节点(733');该第二型的一第七电晶体(868'),具有一电流路径,连接于该第二电源节点(360)与该第二输出节点(736')之间,以及一控制电极,连接至该第三输入节点(734');以及该第一型式的一第八电晶体(863'),具有一电流路径,连接于该第一电晶体(861')之电流路径的第二端与该第二输出节点(736')之间,以及一控制电极,连接至该第二输入节点(733')。14.如申请专利范围第12项所述之传送器电路,其中该第四装置(740)更包括装置(877',878'),用以补偿该第一资料线上之负载电容的变化。15.如申请专利范围第14项所述之传送器电路,其中用以补偿负载电容之变化的该装置包括介于该输出垫与该第二电源节点之间,以串联方式连接的一电阻(877')与一电容(878')。16.如申请专利范围第2项所述之传送器电路,其中该传送与编码资料讯号是不会回到零的反相讯号(Non Return toZero Inverted signals,以下简称NRZI)。17.如申请专利范围第1项所述之传送器电路,其中该资料线对是通用序列滙流排(Universal Serial Bus,以下简称USB)缆线的资料线。18.一种整合接收器电路(310),回应于一致能讯号(EN#),用以接收来自一对第一与第二资料线(343,344)的一第一与第二输入资料讯号(DM,DP),其中该输入资料讯号的摆幅在两个既定电位(0V与3.3V)的范围之内,该接收器电路包括:一差动放大器(411),用以放大该第一与第二输入资料讯号之间的电压差,以产生一差动讯号,其摆幅范围与该输入资料讯号(DM,DP)相同;一第一电位移位器(413),用以移位该差动讯号的电位摆幅,以产生如一第一输出资料讯号(RXD)的一电位移位差动讯号;一第一史密特触发器 (421),回应于该第一输入资料讯号的摆幅,以产生具有磁滞的一输出讯号;一第二电位移位器(423),用以移位该第一史密特触发器之输出讯号的电位摆幅,以产生一第一电位移位输出资料讯号;一第二史密特触发器(421'),回应于该第二输入资料讯号的摆幅,以产生具有磁滞的一输出讯号;一第三电位移位器(423'),用以移位该第二史密特触发器之输出讯号的电位摆幅,以产生一第二电位移位输出资料讯号;以及一输出驱动逻辑(425),回应于该致能讯号与该第一及第二电位移位输出资料讯号,以产生一第二与第三输出资料讯号(RXDP,RXDM)。19.如申请专利范围第18项所述之接收器电路,其中该第二与第三输出资料讯号驱动至:一第一资料状态,当该输入资料讯号皆处于第一逻辑状态且该致能信号致能时;一第二资料状态,当该第一输入资料讯号处于第二逻辑状态,该第二输入资料讯号处于第一逻辑状态且该致能信号致能时;一第三资料状态,当该第一输入资料讯号处于第一逻辑状态,当该第二输入资料讯号处于第二逻辑状态且致能信号致能时。20.如申请专利范围第18项所述之接收器电路,其中该差动放大器与史密特触发器失能,当该致能信号失能时。21.如申请专利范围第18项所述之接收器电路,其中该输入资料讯号(DM,DP)是编码资料讯号。22.如申请专利范围第21项所述之接收器电路,其中该编码资料讯号是NRZI信号。23.如申请专利范围第18项所述之接收器电路,其中该第一与第二输入资料讯号的摆幅都在-0.5至3.8伏特的范围之内。24.如申请专利范围第18项所述之接收器电路,其中该资料线对是USB缆线的资料线。25.一种整合收发器电路(120),用以传送/接收资料讯号至/从一对第一与第二资料线(343,344),该收发器电路包括:一传送器(330),回应于一第一编码输入资料讯号(NRZI),用以显示该第一编码输入资料资料讯号结束的一资料结束讯号(EOP)与一选择讯号(OE#)(上述每个讯号都在第二摆幅范围之内(0至5伏特)),用以产生一第一与第二编码输出资料讯号(DM,DP)(每个讯号都在第一摆幅范围之内(0至3.3伏特)),以提供该第一与第二编码输出资料讯号送至该资料线对;一反相器(321),用以将该选择讯号做逻辑反相;一接收器(310),回应于该反相选择讯号(EN#),用以接收来自该资料线对的一第二与第三编码输入资料讯号(DM,DP)(每个讯号都在第二摆幅范围之内),以产生一第三至第五编码输出资料讯号(RXDM,RXD,RXDP)(每个讯号都在第一摆幅范围之内),其中该第三至第五编码输出资料讯号的一个讯号(RXD)是其他讯号(RXDM,RXDP)的差动讯号。26.如申请专利范围第25项所述之收发器电路,其中该第一与第二编码输出资料讯号驱动至:一第一资料状态,当该资料结束与选择讯号致能时;一第二资料状态,当该第一编码输入资料讯号处于第一逻辑状态,该资料结束讯号失能且该选择信号致能时;一第三资料状态,当该第一编码输入资料讯号处于第二逻辑状态,该资料结束讯号失能且该选择信号致能时。27.如申请专利范围第25项所述之收发器电路,其中该第一与第二编码输出资料讯号驱动至高阻抗状态,当该选择讯号失能时。28.如申请专利范围第25项所述之收发器电路,其中该第二与第三编码输出资料讯号驱动至:一第一资料状态,当该第二与第三编码输入资料讯号都处于第一逻辑状态且该反相选择讯号失能时;一第二资料状态,当该第二与第三编码输入资料讯号处于第二逻缉状态且该反相选择讯号致能时;一第三资料状态,当该第二编码输入资料讯号处于第一逻辑状态,该第三编码输入资料讯号处于第二逻辑状态且该反相选择讯号致能时。29.如申请专利范围第25项所述之收发器电路,其中该接收器失能,当该反相选择讯号失能时。30.如申请专利范围第25项所述之收发器电路,更包括一稳压器,用以供应在第一摆幅范围之内的一电源电压至该传送器与接收器。31.如申请专利范围第25项所述之收发器电路,其中该传送器,接收器,以及稳压器,是整合在单一半导体晶片中。32.一种整合滙流排介面电路,用以提供一序列滙流排与一功能装置之间的互连,该滙流排介面电路包括:一稳压器(110),藉由使用在一第二电压范围内之的一第二电源电压(5伏特),以供应在一第一电压范围之内的一第一电源电压(3.3伏特);一收发器(120),藉由使用该第一与第二电源电压(3.3与5伏特),以转换一特定滙流排格式(3.3V伏特调变格式)之复数个第一讯号(DM,DP)成一特定介面格式(5伏特调变格式)之复数个第二讯号(RXDM,RXD,RXDP),以及反之易然;一介面引擎(130),介于该特定介面格式的该第二讯号与一特定装置格式(5伏特二进位格式)之复数个第三讯号(二进位资料)之间的一个操作介面;以及一装置控制器(140),回应于该特定装置格式的该第三讯号,以控制该功能装置。33.如申请专利范围第32项所述之整合滙流排介面电路,其中该收发器包括:一传送器(330),回应于该特定介面格式的一第一编码输入资料讯号(NRZI)与来自该介面引擎(130),用以表示该第一编码输入讯号结束之具有该特定介面格式的一资料结束讯号(EOP),以产生一第一与第二编码输出资料讯号(DM,DP),以提供该第一与第二编码输出资料讯号至该序列滙流排;一接收器(310),回应于来自该序列滙流排之该特定滙流排格式的一第二与第三编码输入资料讯号(DM,DP),以产生该特定介面格式的一第三至第五编码输出资料讯号(RXDM,RXD,RXDP),以提供该第三至第五编码输出资料讯号至该介面引擎(130);以及一控制逻辑(320),回应于来自该介面引擎的一选择信号(SEL),以选择性地致能该传送器或该接收器。34.如申请专利范围第33项所述之整合滙流排介面电路,其中该第三至第五编码输出资料讯号的一个讯号是其他讯号的差动讯号。35.如申请专利范围第32项所述之整合滙流排介面电路,其中该稳压器,收发器,介面引擎,以及装置控制器,是整合在单一半导体晶片中。36.如申请专利范围第32项所述之整合滙流排介面电路,其中该特定介面与特定滙流排格式的讯号是NRZI信号。37.如申请专利范围第32项所述之整合滙流排介面电路,其中该滙流排是USB。图式简单说明:第1图绘示的是根据本发明的滙流排介面之较佳实例的方块图;第2图绘示的是第1图中之稳压器的详细方块图;第3图绘示的是第1图中之收发器的电路架构方块图;第4图绘示的是第3图中之滙流排接收器的电路架构方块图;第5A图与第5B图绘示的是第4图中之滙流排接收器的详细电路图;第6图绘示的是第5A图与第5B图中之各主动滤波器的详细电路图;第7图绘示的是第3图中之滙流排传送器的电路架构方块图;第8A~8D图绘示的是第7图中之滙流排传送器的详细电路图;以及第9A~9H图绘示的是第8A~8D图之电路中各点的输出波型。 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