| 主权项 |
1.一种半导体装置中多层内连线构造之形成方法,包含以下步骤:形成覆盖基板之复数个第一层内连线;于该等第一层内连线上连续形成第一与第二介电膜;于该第二介电膜上连续形成第一至第三遮罩薄膜,该第一至第三硬性遮罩膜系为绝缘膜,且在相同蚀刻条件下具有不同蚀刻率;选择性地蚀刻该第二与第三硬性遮罩膜,以在该第二与第三硬性遮罩膜上形成贯通孔图案;选择性地蚀刻该第三硬性遮罩膜,以在该第三硬性遮罩膜上形成渠沟图案,该渠沟图案局部地与该贯通孔图案重叠;藉由使用该第二硬性遮罩膜作为蚀刻遮罩,选择性地蚀刻该第一硬性遮罩膜,以在该第一硬性遮罩膜上形成该贯通孔图案;藉由使用该第一硬性遮罩膜作为蚀刻遮罩,选择性地蚀刻该第二介电膜,以基于该贯通孔图案而在该第二介电膜中形成第一贯通孔;藉由使用该第三硬性遮罩膜作为蚀刻遮罩,选择性地蚀刻该第一与第二硬性遮罩膜及该第一介电膜之顶端部分,以基于该架沟图案而在该第一与第二硬性遮罩膜及该第二介电膜之顶端部分中形成渠沟;以及选择性地蚀刻该第一介电膜,以于其中形成与各该第一贯通孔相通之第二贯通孔,用以使该等第一层内连线之一部份经由该第一与第二贯通孔而露出。2.如申请专利范围第1项所述之半导体装置中多层内连线构造之形成方法,其中该第二介电膜具有三层构造,包含连续形成于该第一介电膜上之第一低介电层、蚀刻停止层与第二低介电层。3.如申请专利范围第2项所述之半导体装置中多层内连线构造之形成方法,其中该等渠沟具有由该蚀刻停止层之上表面所提供之下表面。4.如申请专利范围第1项所述之半导体装置中多层内连线构造之形成方法,其中该第二介电膜具有双层构造,包含蚀刻停止层与覆盖于该蚀刻停止层上之低介电层。5.如申请专利范围第4项所述之半导体装置中多层内连线构造之形成方法,其中该等渠沟具有由该蚀刻停止层之上表面所提供之下表面。6.如申请专利范围第1项所述之半导体装置中多层内连线构造之形成方法,其中该第一硬性遮罩膜系由与该第一介电膜之材料相同的材料所构成。7.如申请专利范围第1项所述之半导体装置中多层内连线构造之形成方法,更包含于该第三硬性遮罩膜之顶端上形成第一抗反射膜之步骤。8.如申请专利范围第7项所述之半导体装置中多层内连线构造之形成方法,在该第二与第三硬性遮罩膜之该选择性蚀刻步骤及该第三硬性遮罩膜之该选择性地蚀刻步骤之间,更包含移除该第一抗反射膜与于该第三硬性遮罩膜上形成第二抗反射膜之步骤。9.如申请专利范围第1项所述之半导体装置中多层内连线构造之形成方法,其中该第一介电膜系为用以抑制该等第一层内连线之扩散的抗扩散膜。10.如申请专利范围第1项所述之半导体装置中多层内连线构造之形成方法,其中该等第一层内连线、该第一硬性遮罩膜、该第二硬性遮罩膜与该第三硬性遮罩膜系分别由Cu、SiC、SiO2与SiN所构成。11.一种半导体装置,包含:基板;第一层内连线,覆盖于该基板上;第一与第二介电膜,连续形成于该等第一层内连线上;第三至第五介电膜,具有彼此不同成分,该第三至第五介电膜与该等第二介电膜之至少一顶端部分定义出于其中之内连线渠沟,该第一至第五介电膜具有贯穿其中之贯通孔;第二层内连线,形成于该等内连线渠沟中;以及介层洞,用以填满该等贯通孔,以将该等第一层内连线连接至该等第二层内连线。12.如申请专利范围第11项所述之半导体装置,其中该第一介电膜系为用以抑制该等第一层内连线之扩散的抗扩散膜。13.如申请专利范围第11项所述之半导体装置,其中该等第一层内连线、该第三介电膜、该第四介电膜与该第五介电膜系分别由Cu、SiC、SiO2与SiN所构成。图式简单说明:图1A至1H系为半导体装置之剖面图,其显示藉由使用第一习知方法以形成内连线构造之连续制程步骤;图2A至2I系为半导体装置之剖面图,其显示藉由使用第二习知方法以形成内连线构造之连续制程步骤;图3A与3B系为用以显示在藉由使用第一习知方法以形成嵌入式内连线构造时所遭遇问题的概要剖面图;图4A至4C系为用以显示在藉由使用第二习知方法以形成嵌入式内连线构造时所遭遇问题的概要剖面图;图5A至5L系为半导体装置之剖面图,其显示依据本发明第一实施例之形成内连线构造之连续制程步骤;图6A至6O系为半导体装置之剖面图,其显示依据本发明第二实施例之形成内连线构造之连续制程步骤;以及图7A至7N系为半导体装置之剖面图,其显示依据本发明第三实施例之形成内连线构造之连续制程步骤。 |
