| 主权项 |
1.一种场效电晶体(FET),该电晶体至少包含:一半导体岛域,位于一介电层;一导电端,位于该半导体岛域之上;一导电区,位于该导电端之一侧;一体接触区,位于该岛域之上,至少一该导电区为浅区域,该浅区域浅至足以使该体接区与该闸极下之一通道区相接。2.如申请专利范围第1项所述之FET,其中该半导体岛域为一矽岛域,位于一绝缘层上有矽(SOI)晶片之一埋入式氧化层(BOX)上。3.如申请专利范围第2项所述之FET,其中该导电端为该FET之闸极,而该导电区为源极/汲极扩散区,其中该导电区并延伸进入该矽岛域内之该BOX层上之一点处,以使该体接触区与该浅源极/汲极扩散区下之该通道区相接。4.如申请专利范围第3项所述之FET,其中该体接触区包含一第一导电类型之扩散区,而该源极/汲极区则属于第二导电类型。5.如申请专利范围第4项所述之FET,其中该矽岛域属于该第一导电类型,而该体接触扩散区延伸通过该矽岛域并至该BOX层。6.如申请专利范围第5项所述之FET,其中该体接触区与一该浅源极/汲极扩散区相邻,该体接触扩散区与该相邻之浅源极/汲极区相接。7.一种半导体电路,包含复数个如申请专利范围第5项所述之FET,其中该复数个FET之两或多者共用一共用体接触区。8.如申请专利范围第7项所述之电路,其中该两或多个FET之至少一者的源极/汲极扩散区为浅源极/汲极扩散区,该浅源极/汲极区之一者与该两或多个FET之另一者共用,该共用体接触扩散区与该至少一FET之其它浅源极/汲极扩散区相邻,该体接触扩散区与该相邻之浅源极/汲极区相接。9.如申请专利范围第8项所述之电路,其中该电路为一SRAM胞,而该复数个FET为四个NFET,该第一导电类型为P型,而该第二导电类型为N型。10.如申请专利范围第9项所述之电路,其中该剩余之两NFET的每一者都为胞通道闸,该胞通道闸之每一者的源极/汲极扩散区为一位元线扩散区,且每一该位元线扩散区都延伸通过该矽岛域之整个厚度上,并往下延伸至与该BOX层接触。11.一种绝缘层上有矽(SOI)记忆阵列,该记忆阵列包含复数个静态记忆胞,该静态记忆胞之每一者都含复数个场效电晶体(FET),该SOI记忆阵列至少包含:一矽岛域,位于一氧化物层上;一闸极,位于一通道之上,该闸极位于该矽岛域之一上表面上;一对源极/汲极扩散区,位于该通道之任一端处,该闸极位于该对源极/汲极扩散区之间,该对源极/汲极扩散区之至少一者为一浅扩散区,该浅扩散区从该上咬面延伸至该氧化层上之一点处;及一体接触区,与该岛域相接触,一体偏压路径形成在该浅扩散区下之该体接触区至该通道上。12.如申请专利范围第11项所述之SOI记忆阵列,其中该体接触区至少包含一具有第一导电型态之体接触扩散区,该体接触扩散区为一扩散区,并延伸在该矽岛域之整个厚度上,且其中该源极/汲极扩散区属于第二导电型态。13.如申请专利范围第12项所述之SOI记忆阵列,其中该体接触区与一浅扩散区相邻,并被短路至该邻近之浅扩散区。14.如申请专利范围第13项所述之SOI记忆阵列,其中该静态记忆胞为SRAM胞,且该至少一FET为两或多个NFET,该体接触扩散区属于P型扩散区。15.如申请专利范围第14项所述之SOI记忆阵列,其中在该SRAM胞之每一者中的两或多个NFET之两者为通道闸极电晶体,该通道闸极电晶体连接在一对交叉耦合之反相器及一对位元线之间。16.如申请专利范围第15项所述之SOI记忆阵列,其中该通道闸极电晶体之每一者的一源极都是深扩散区。17.如申请专利范围第16项所述之SOI记忆阵列,其中该SRAM胞之通道闸极共用相同之该位元线,且在相邻字元线上共用该深扩散区,该被共用之深扩散区具有与该相邻胞共用之位元线。18.如申请专利范围第17项所述之SOI记忆阵列,其中该两或多个NFET为四个NFET,该四个NFET共用一体接触区。19.如申请专利范围第18项所述之SOI记忆阵列,其中该SRAM胞之每一者都是一六个电晶体的SRAM胞。20.一种绝缘层上有矽(SOI)晶片,该晶片包含一SRAM胞阵列,其中该SRAM胞之每一者皆至少包含:一对交叉耦合之CMOS反相器,位于一氧化层上之一表面矽层之内,该表面矽层经图案化后形成复数个矽岛域,其中每一反相器皆包含一在一第一岛域上之NFET及一在一第二岛域上之一PFET;一对NFET通道闸极,位于该第一岛域上,其中该第一岛域选择性将一对位元线耦合至该对交叉耦合之反相器处;及一体接触区,与该第一岛域相接触,其中该第一岛域连接至一偏压,该NFET之每一者都具有至少一源极/汲极扩散区,该至少一源极/汲极扩散区浅于该表面层,且该NFET之每一者的通道都经由一路径而连接至该偏压,其中该路径位于该浅源极/汲极扩散区之下,而该浅源极/汲极扩散区则位于该NFET通道及该体接触区之间。21.如申请专利范围第20项所述之SOI晶片,其中该对位元线之每一者都连接至在深扩散区之该对NFET通道闸极,其中该深扩散区之深度即为该表面层之厚度,该NFET通道闸极之一第二源极/汲极扩散区为深扩散区。22.如申请专利范围第21项所述之SOI晶片,其中该体接触区与一P型深扩散区相接触。23.如申请专利范围第22项所述之SOI晶片,其中该SRAM胞之通道闸极共用该相同之位元线,且在相邻字元线上共用该深扩散区,该被共用之深扩散区具有与该相邻胞具有共用之位元线。24.一种形成一绝缘层上有矽(SOI)静态随机记忆体(SRAM)之方法,该方法至少包含下列步骤:a)形成一埋入式氧化层(BOX),形成于一矽晶圆之内该BOX层将一表面矽层与一矽基底隔开;b)从该矽表面层形成矽岛域;c)形成闸极于该矽岛域上;d)形成浅扩散区于复数个该闸极旁,浅扩散区从该矽表面层之一上表面延伸至该BOX层上之一点处;及e)形成一体接触扩散区于复数个该岛域之内。25.如申请专利范围第24项所述之形成一SOI SRAM的方法,其中该浅扩散区为N型扩散区,而该体接触扩散区为P型扩散区。26.如申请专利范围第25项所述之形成一SOI SRAM的方法,其中该步骤d)更包含下列步骤:i)将一浅扩散区植子植进复数个该矽岛域;ii)形成一阻挡遮罩于该复数个矽岛域之某些部份上;iii)将一深扩散区植子植进该复数个岛域之未被该阻挡遮罩所覆盖之区域中;及iv)使被植入之掺杂物、浅扩散植子及深扩散植子扩散而合并形成深扩散区。图式简单说明:第1图为具有一对电晶体(都为NFET或PFET)之SOI晶圆的剖面图;第2图为一典型CMOS静态RAM(SRAM)胞之示意图;第3A-D图为SRAM胞之一例,其中包含较佳实施例之NFET:第4图为较佳实施例胞组成之SRAM的剖面图,如第3A-D图之范例中的胞等。 |
