| 主权项 |
1.一种半导体元件,其包括一在具有一反型掺杂之基底层(101;201;301)上的高度掺杂层(103;203;303)及藉由自元件表面透过该高度掺杂层(103;203;303)延伸之至少一沟渠(113;213;313)来定界,该元件之特征为包括在该基底层(101;201;301)及该高度掺杂层(103;203;303)间之一夹层(121;221;321),该夹层(121;221;321)系掺杂着与该埋入集极(103;203;303)同型之掺杂物,惟其浓度较低。2.如申请专利范围第1项之半导体元件,其中该高度掺杂层(103;203;303)系一由一磊晶层(105;205;305)所涵盖之埋入层。3.如申请专利范围第1或2项之半导体元件,其中该掺杂物使用于该夹层(121;221;321)中之顶部浓度是在5x1015离子/立方公分(ions/cm3)至1017ions/cm3之范围内。4.如申请专利范围第1或2项之半导体元件,其中该夹层(121;221;321)之深度系在高度掺杂区(103;203;303)下2微米及10微米之间。5.如申请专利范围第1或2项之半导体元件,其中包括掺杂着与掺杂于该高度掺杂区(103;203;303)相反型之一区域(119;219;319),该区域(119;219;319)环绕各沟渠(113;213;313)之底部,但未接触该次集极层(121;221;321)。6.如申请专利范围第1或2项之半导体元件,其中该沟渠壁系涵盖一氧化层(115;215;315)及该沟渠内部(117;217;317)系充满着多晶矽,该多晶矽系与该基底层(101;201;301)作电性接触。7.如申请专利范围第1或2项之半导体元件,其中使用于该高度掺杂区(103;203;303)之掺杂物是砷或锑。8.如申请专利范围第1或2项之半导体元件,其中使用于该夹层(121;221;321)之掺杂物是磷。9.如申请专利范围第第1或2项之半导体元件,其中使用于该夹层(121;221;321)之掺杂物是砷或锑。10.如申请专利范围第1或2项之半导体元件,其中该沟渠所定界之该元件系连接至其它沟渠中至少一个定界之其它元件中至少一个。11.一种制造半导体元件之方法,其包括一在基底层(101;201;301)上之高度掺杂层(103;203;303),包括之步骤如下:掺杂一次集极层(121)于基底层中,利用同于次集极层(121)之同型掺杂物掺杂一埋入集极层(103)于基底层(101)中,在元件中形成至少一之沟渠(113;213;313),该沟渠自元件表面延伸至基底层(101;201;301)。12.如申请专利范围第11项之方法,其中进一步包括在该沟渠被形成前于该高度掺杂层(103;203;303)顶部上成长一磊晶层(105;205;305)之步骤。13.如申请专利范围第11或12项之方法,其中掺杂该次集极层及该埋入集极在该次集极层之掺杂及该埋入集极之掺杂间未有任何超过800℃之热处理。14.如申请专利范围第第11或12项之方法,其中该埋入集极在该次集极层之前被掺杂。15.一种制造半导体元件之方法,该方法包括下列步骤:-在一基底层上磊晶性成长一夹层,该夹层被轻度搀入与基底层相反型之掺杂物,-在该夹层上磊晶性成长一高度掺杂层,-在元件中蚀刻至少一沟渠,该沟渠自元件表面延伸至基底层。16.如申请专利范围第15项之方法,其中进一步包括在蚀刻该沟渠前在该高度掺杂层顶部上成长一磊晶层之步骤。图式简单说明:图1展示一先前技艺元件之剖面图。图2根据本发明展示一元件之剖面图。图3A概略地显示图1所示元件之净掺杂。图3B显示类似图1所示元件之电位分布。图4A概略地显示图2所示元件之净掺杂。图4B显示类似图2所示元件之电位分布。图5根据本发明之第二具体实施例显示一元件。图6根据本发明之第三具体实施例显示一元件。图7根据本发明之较佳具体实施例显示一包括一些元件之晶片。 |
