非易失性半导体存储器

摘要

非易失性半导体存储器把包含由1个字栅和2个控制栅控制的2个MONOS存储元件的存储元在第1、第2方向分别多个配列构成。存储元阵列区包含使沿第1方向配列的各列存储元的各控制栅沿着第1方向连接形成的多条控制栅线,和在多条控制栅线的上层,沿着前述第1方向伸延、为多条控制栅线数一半的副控制栅线。夹置在第2方向的多个存储元之间各个边界相邻接的各2条控制栅线公共连接在各1条的副控制栅线上。

主权项

1.非易失性半导体存储器，其特征为，包含存储元阵列区，该区使具有由1个字栅和2个控制栅控制的2个非易失性存储元件的存储元在相交叉的第1及第2方向上各自多个配列，形成，前述存储元阵列区包含：对沿着前述第1方向配列的各列前述存储元的各个前述控制栅沿前述第1方向连接形成的多条控制栅线，和在前述多条控制栅线的上层上沿着前述第1方向伸延、为前述多条控制栅线数一半的副控制栅线，夹置前述第2方向的前述多个存储元间的各个边界相邻接的2条前述控制栅线公共连接在各1条的前述副控制栅线上。