| 主权项 |
1.一种半导体装置,由半导体基板,埋入绝缘层和SOI层形成为SOI构造,其特征是具有:多个元件形成区域,被设在上述之SOI层,分别形成指定之元件;分离绝缘膜,被设在上述之SOI层之上层部,用来对上述之多个元件形成区域进行元件分离;和第1导电型之半导体区域,被设在上述分离绝缘膜下,作为上述SOI层之一部份;上述之半导体区域在上述之多个元件形成区域中,具有第1导电型,和形成与至少为1个之元件形成区域接合;更具备有第1导电型之本体区域,被设在上述之SOI层,可以从外部进行电位固定,上述之本体区域接合上述之半导体区域;和在上述之半导体区域之至少一部份,具有第1导电型杂质区域,未混入有与上述第1导电型不同之第2导电型之杂质,只由上述之第1导电型之杂质构成。2.如申请专利范围第1项之半导体装置,其中上述之第1导电型杂质区域是形成在从上述之本体区域到至少为1个之元件形成区域之区域。3.如申请专利范围第1项之半导体装置,其中上述之分离绝缘膜在至少一部份,具有未含第2导电型杂质区域,其中未含有上述之第2导电型之杂质。4.如申请专利范围第3项之半导体装置,其中上述之未含第2导电型杂质区域形成在从上述之本体区域到上述至少为1个之元件形成区域之区域。5.如申请专利范围第3或4项之半导体装置,其中上述之未含第2导电型杂质区域,包含有膜厚比上述分离绝缘膜之其他区域厚之区域。6.如申请专利范围第1项之半导体装置,其中上述之指定之元件包含电晶体,上述之电晶体之闸极电极形成延伸到上述之分离绝缘膜上。7.如申请专利范围第1项之半导体装置,其中更具备有虚拟区域,形成在上述之SOI层,未具有作为元件之功能。8.如申请专利范围第7项之半导体装置,其中上述之虚拟区域包含被导入有上述第1导电型和上述第2导电型双方之杂质之区域。9.如申请专利范围第7项之半导体装置,其中上述之虚拟区域包含有:第1虚拟区域,被植入有上述第1导电型之杂质,和未被植入有上述第2导电型之杂质;和第2虚拟区域,被植入有上述第2导电型之杂质,和未被植入有上述第1导电型之杂质。10.如申请专利范围第1项之半导体装置,其中上述之分离绝缘膜包含膜厚为50nm以下之分离绝缘膜。11.一种半导体装置,由半导体基板,埋入绝缘层和SOI层形成为SOI构造,其特征是具有:多个元件形成区域,被设在上述之SOI层,分别形成指定之元件;分离绝缘膜,被设在上述之SOI层之上层部,用来对上述之多个元件形成区域进行元件分离;和第1导电型之半导体区域,被设在上述分离绝缘膜下,作为上述SOI层之一部份;上述之半导体区域在上述之多个元件形成区域中,具有第1导电型,和形成与至少为1个之元件形成区域接合;更具备有第1导电型之本体区域,被设在上述之SOI层,可以从外部进行电位固定,上述之本体区域接合上述之半导体区域;和在上述之分离绝缘膜之至少一部份,具有膜厚比其他之区域厚之区域。12.一种半导体装置之制造方法,其特征是所具备之步骤包含有:(a)准备由半导体基板,埋入绝缘层和SOI层构成之SOI基板;(b)在上述之SOI层之上层部选择性的形成分离绝缘膜,和在上述分离绝缘膜之下层部形成第1导电型之半导体区域,利用上述之分离绝缘膜将上述之SOI层分离成为多个元件形成区域,上述多个元件形成区域中之至少1个之元件形成区域具有第1导电型,形成接合在上述之半导体区域;(c)在上述之至少1个之元件形成区域之表面,选择性的形成第2导电型之活性区域;(d)在上述之SOI层形成可以从外部进行电位固定之第1导电型之本体区域,使其成为接合在上述之半导体区域;上述之步骤(c)将包含有上述本体区域和上述分离绝缘膜之一部份区域之阻挡区域,设定在阻止上述第2导电型之杂质导入之区域,经由对上述之SOI层导入上述第2导电型之杂质用来形成上述之活性区域。13.如申请专利范围第12项之半导体装置之制造方法,其中上述之步骤(c)包含以形成在上述阻挡区域上之第1抗蚀剂作为遮罩,对上述之SOI导入第2导电型之杂质。14.如申请专利范围第12项之半导体装置之制造方法,其中上述之至少为1个之元件形成区域包含电晶体之形成区域;(e)更具备之步骤是在实行上述之步骤(c)之前,在上述之至少为1个之元件形成区域,形成上述电晶体之闸极电极,上述之闸极电极形成延伸到上述分离绝缘膜之一部份上;和上述之步骤(c)包含以形成在上述本体区域上之第1抗蚀剂和上述之闸极电极作为遮罩,对上述之SOI层导入第2导电型之杂质之步骤。15.如申请专利范围第12项之半导体装置之制造方法,其中上述之步骤(c)包含以在上述活性区域上具有第1开口部之第1抗蚀剂作为遮罩,对上述之SOI层导入第2导电型之杂质之步骤;和上述之步骤(d)包含以在上述本体区域上具有第2开口部之第2抗蚀剂作为遮罩,对上述之SOI层导入第1导电型之杂质之步骤。图式简单说明:图1是剖面图(其1),用来表示成为本发明之基本之部份分离本体固定SOI构造之半导体装置。图2是剖面图(其2),用来表示成为本发明之基本之部份分离本体固定SOI构造之半导体装置。图3是平面图,用来表示成为本发明之基本之部份分离本体固定SOI构造之半导体装置。图4是剖面图,用来表示部份分离本体固定SOI构造之半导体装置之基本制造方法。图5是剖面图,用来表示部份分离本体固定SOI构造之半导体装置之基本制造方法。图6是剖面图,用来表示部份分离本体固定SOI构造之半导体装置之基本制造方法。图7是剖面图,用来表示部份分离本体固定SOI构造之半导体装置之基本制造方法。图8是剖面图,用来表示部份分离本体固定SOI构造之半导体装置之基本制造方法。图9是剖面图,用来表示部份分离本体固定SOI构造之半导体装置之基本制造方法。图10是平面图,用来表示本发明之实施形态1之部份分离本体固定SOI构造之半导体装置之制造方法。图11是剖面图,用来表示实施形态1之阻挡抗蚀剂形成时之剖面构造。图12是剖面图,用来表示一般之部份分离本体固定SOI构造之半导体装置。图13是说明图,用来表示部份氧化膜之落入现象。图14是剖面图,用来表示利用习知之制造方法所制造之部份分离本体固定SOI构造之半导体装置之剖面构造。图15是剖面图,用来表示利用实施形态1之制造方法所制造之部份分离本体固定SOI构造之半导体装置之剖面构造。图16是平面图,用来表示本发明之实施形态2之部份分离本体固定SOI构造之半导体装置之制造方法。图17是剖面图,用来表示实施形态2之阻挡抗蚀剂形成时之剖面构造。图18是剖面图,用来表示利用实施形态2之制造方法所制造之部份分离本体固定SOI构造之半导体装置之剖面构造。图19是剖面图,用来表示利用实施形态2之制造方法所制造之部份分离本体固定SOI构造之半导体装置之剖面构造。图20是平面图,用来表示本发明之实施形态3之部份分离本体固定SOI构造之半导体装置之制造方法。图21是平面图,用来表示本发明之实施形态4之部份分离本体固定SOI构造之半导体装置之制造方法。图22是平面图,用来表示本发明之实施形态5之部份分离本体固定SOI构造之半导体装置之制造方法。图23是平面图,用来表示本发明之实施形态6之部份分离本体固定SOI构造之半导体装置之制造方法。图24是平面图,用来表示本发明之实施形态7之部份分离本体固定SOI构造之半导体装置之制造方法。图25是剖面图,用来表示实施形态7之P+植入抗蚀剂形成时之剖面构造。图26是剖面图,用来表示实施形态7之N+植入抗蚀剂形成时之剖面构造。图27是平面图,用来表示本发明之实施形态8之部份分离本体固定SOI构造之半导体装置之制造方法。图28是剖面图,表示实施形态8之P+植入抗蚀剂形成时之剖面构造。图29是平面图,用来表示本发明之实施形态9之部份分离本体固定SOI构造之半导体装置之制造方法。图30是平面图,用来表示本发明之实施形态10之部份分离本体固定SOI构造之半导体装置之制造方法。图31是平面图,用来表示本发明之实施形态11之部份分离本体固定SOI构造之半导体装置之制造方法。图32是平面图,用来表示本发明之实施形态12之部份分离本体固定SOI构造之半导体装置之制造方法。图33是剖面图,用来说明习知之部份分离本体固定SOI构造之问题。图34之图形表示As之杂质型样。图35是剖面图,用来说明由于部份氧化膜之分离高低差所造成之问题。图36是部份分离本体固定SOI构造之半导体装置之平面图。图37是剖面图,用来表示图1所示之部份分离本体固定SOI构造之半导体装置之其他之源极汲极构造。图38是剖面图,用来表示图1所示之部份分离本体固定SOI构造之半导体装置之其他之源极汲极构造。 |
