| 主权项 |
1.一种半导体装置,包含依照时钟脉冲信号,对输入之命令或资料进行一定之处理之多数逻辑电路方块,其特征在于,在各逻辑电路方块至少具备:控制逻辑电路方块之电力状态之电力状态控制电路;及,对应逻辑电路方块有无输入之状态,控制该电力状态控制电路之预测电路。2.如申请专利范围第1项所述之半导体装置,其中该预测电路进一步具备可控制对该逻辑电路方块之输入之处理之功能。3.如申请专利范围第1项或第2项所述之半导体装置,其中该电力状态控制电路至少具备:在到达时钟脉冲数n之前,该逻辑电路方块没有应处理之该输入时,遮断电源之电源遮断电路;将动作电压设定成低电压之动作电压设定电路;或将动作频率设定成低频率之动作频率设定电路。4.如申请专利范围第1项所述之半导体装置,其中该电力状态控制电路连接在向该逻辑电路方块供应电力之电源,与该逻辑电路方块之间,用以遮断对该逻辑电路方块之电源之电源遮断电路,该预测电路系由:计算输入该逻辑电路方块之时钟脉冲,到达时钟脉冲数n时输出之计数器;控制该电源遮断电路之控制构件;及用以检测输入而输入不进来时向该控制构件输出信号,同时输出复置该计数器之信号之输入检测电路,所构成,该控制构件则取计数器及轮入检测之两输出之逻辑积,控制该电源遮断电路。5.如申请专利范围第4项所述之半导体装置,其中该逻辑电路方块系由暂行储存输入之暂存器,及进行运算处理之功能方块所构成,该预测电路进一步具备用以比较该控制构件之输出与时钟脉冲,以控制该暂存器之比较器。6.如申请专利范围第1项所述之半导体装置,其中该电力状态控制电路连接在向该逻辑电路方块供应电力之电源,与该逻辑电路方块之间,用以依施加于该电力状态控制电路之信号电压,将该逻辑电路方块之动作电压设定成低电压之动作电压设定电路,该预测电路系由,依照该逻辑电路方块之输入及该时钟脉冲决定,由设在多数不同电压之控制信号线与该动作电压设定电路间之开关,将那一电压之控制信号线何时连接到该动作电压设定电路,而加以控制之开关控制电路,所构成,该开关控制电路在该逻辑电路方块有输入时,将电压高之控制信号线连接到该动作电压设定电路,从输入不再进来后到时钟脉冲数n后,将电压低之控制信号线连接到该动作电压设定电路。7.如申请专利范围第6项所述之半导体装置,其中该逻辑电路方块系由暂行储存输入之暂存器,及进行运算处理之功能方块所构成,该开关控制电路进一步具备比较该控制构件之输出与时钟脉冲,以控制该暂存器之比较器。8.如申请专利范围第1项所述之半导体装置,其中该电力状态控制电路系用以将该逻辑电路方块之动作频率设定成较低频率之动作频率设定电路,由分频比可变之分频器构成,该预测电路系由,检测输入该逻辑电路方块之输入,计算时钟脉冲,控制分频器之输入检测时钟脉冲计数电路,及用以储存,为了使该逻辑电路方块从输入不再进来后到时钟脉冲数n后,转移到低电力状态,而设定之该时钟脉冲数n之设定暂存器,所构成,该输入检测时钟脉冲计数电路,在该逻辑电路方块不再有输入进来时起算之时钟脉冲数,成为储存在该设定暂存器之时钟脉冲数n时,加大该分频器之分频比,降低输入该电路方块之时钟脉冲频率。9.如申请专利范围第8项所述之半导体装置,其中该逻辑电路方块系由暂行储存输入之暂存器,及进行运算处理之功能方块所构成,该输入检测时钟脉冲计数电路进一步具备依该输入及时钟脉冲之状态控制该暂存器之功能。10.如申请专利范围第3项所述之半导体装置,其中进一步具备依照过去的履历更新该时钟脉冲数n的値的电路。11.一种半导体装置,其特征为如申请专利范围第10项之半导体装置之中,更具备有收容更新结果之可改写的非挥发性半导体记忆体。12.如申请专利范围第1项所述之半导体装置,其中进一步具备具有对应的各逻辑电路方块之电力控制表,一边参照此表进行该电力状态控制电路的控制的控制信号,与输出对各逻辑电路方块的该输入之命令或资料的CPU。13.如申请专利范围第12项所述之半导体装置,其中该CPU进一步具备为了从含有由外部输入CPU之各逻辑电路方块之电力控制资讯之命令或资料内之该资讯,获得控制连接在各逻辑电路方块之电力状况控制电路之该控制信号,而进行解读之解码器。14.如申请专利范围第13项所述之半导体装置,其中多数逻辑电路方块整体之电力控制系由该CPU依照从该解码器解读该电力控制资讯所获得之该控制信号进行,该CPU不进行各逻辑电路方块的控制。15.如申请专利范围第4项至第8项中任一项所述之半导体装置,其中进一步具备依照过去的履历更新该时钟脉冲数n的値的电路。16.如申请专利范围第1项所述之半导体装置,其中该电力状态控制电路接受该预测电路的控制,控制供给到该逻辑电路方块的时钟脉冲的频率。图式简单说明:第1图系表示本发明第1实施例之基本架构之方块图。第2图系表示本发明第2实施例之电路架构之方块图。第3图系表示本发明第3实施例之电路架构之方块图。第4图系表示本发明第4实施例之电路架构之方块图。第5图系表示本发明第5实施例之电路架构之方块图。第6图系表示本发明第6实施例之电路架构之方块图。第7图系表示本发明第7实施例之电路架构之方块图。第8图系表示本发明第8实施例之电路架构之方块图。第9图系表示第9实施例之图,系应用本发明之动画像处理装置方块之图。第10图系第9图所示之动画像处理装置方块之动作图。第11图系表示本发明第10实施例之电路架构之方块图。第12图系表示第11图所示预测电路之控制方法之动作流程图。第13图系表示第11实施例之图,系装配有学习之动作流程图。第14图系说明装配有学习时之学习之频繁度之图。第15图系本发明所用之可改写之非挥发性记忆器之配置图。第16图系表示第12实施例之图,系说明将本发明应用在成并联配置动作之处理器时之降低电力之图。第17图系表示第13实施例之图,系总括使用本发明之系统之说明图。第18图系在第2图所示之架构,从无资料输入电力大之状态转移到电力小之状态时之动作流程图。第19图系在第2图所示之架构,从电力小之状态转移到输入资料电力大之状态时之动作流程图。第20图系表示资料时间序列之例子之图。第21图系表示第11图之电路架构之变形例子之方块图。第22图系表示第21图所示之预测电路之控制方法之动作流程图。 |
