| 主权项 |
1.一种相位闩锁回路,包括:一频率侦测计数器 (FDC),接收一输入信号及一时脉输出信号,藉以产生一FDC校正信号,直到该时脉输出信号到达一预定频率范围;一相位频率侦测器 (PFD),接收该输入信号及该时脉输出信号,藉以产生一PFD校正信号,若该时脉输出信号不等于该输入信号;一回路滤波器,接收该FDC校正信号及该PFD校正信号,藉以产生一输出电压;以及一电压控制振荡器,接收该输出电压以产生该时脉输出信号。2.如申请专利范围第1项所述之相位闩锁回路,更包括一滤波电路,接收该FDC校正信号及该PFD校正信号,藉以提供该FDC校正信号至该回路滤波器,直到该时脉输出信号到达该预定频率范围,及提供该PFD校正信号至该回路滤波器,在该时脉输出信号到达该预定频率范围之后。3.如申请专利范围第1项所述之相位闩锁回路,其中,该频率侦测计数器更包括:一频率分割器,接收该输入信号;一频率计数器,接收该时脉输出信号;以及一比较器,接收一频率分割输出及一频率计数输出,藉以产生该FDC校正信号。4.如申请专利范围第1项所述之相位闩锁回路,其中,该FDC校正信号具有一上信号、一下信号、一闩锁信号,其中,(a)该频率侦测计数器产生该上信号,当该时脉输出信号小于该预定频率范围时,且,该回路滤波器系根据该上信号以增加该输出电压;(b)该频率侦测计数器产生该下信号,当该时脉输出信号大于该预定频率范围时,且,该回路滤波器系根据该下信号以降低该输出电压;以及(c)该频率侦测计数器产生该闩锁信号,当该时脉输出信号位于该预定频率范围时,且,该回路滤波器系根据该闩锁信号以接收该PFD校正信号。5.如申请专利范围第3项所述之相位闩锁回路,其中,该FDC校正信号具有一上信号、一下信号、一闩锁信号,其中,(a)该比较器产生该上信号,若该频率计数输出在该频率分割输出之一预定间隔内小于一预设値,且,该回路滤波器系根据该上信号以增加该输出电压;(b)该比较器产生该下信号,若该频率计数输出在该频率分割输出之一预定间隔内大于一预设値,且,该回路滤波器系根据该下信号以降低该输出电压;以及(c)该比较器产生该上信号,若未产生该上信号及该下信号,且,该回路滤波器系根据该闩锁信号以接收该PFD校正信号。6.如申请专利范围第5项所述之相位闩锁回路,其中,该频率分割输出之该预定间隔系一第一预定间隔,更包括一停止电路,接收该闩锁信号及该频率分割输出信号,藉以产生一失能该比较器之停止信号,若该闩锁信号存在于该频率分割输出之一第二预定间隔。7.如申请专利范围第1项所述之相位闩锁回路,其中,该相位闩锁回路同步于该输入信号之频率,在该时脉输出信号到达该预定频率范围之前。8.如申请专利范围第1项所述之相位闩锁回路,其中,该相位闩锁回路同步于该输入信号之频率,在该时脉输出信号到达该预定频率范围之后。9.如申请专利范围第4项所述之相位闩锁回路,其中,该回路滤波器包括:一充电开关,连接以接收该上信号,并根据该上信号以增加该输出电压;以及一放电开关,连接以接收该下信号,并根据该下信号以降低该输出电压。10.一种将一时脉输出信号与一输入信号同步之方法,包括:产生一频率校正信号,直到该时脉输出信号到达一预定频率范围,并在随后不产生该频率校正信号,其中,该信号利用该输入信号及该时脉输出以产生;产生一相位频率校正信号,若该时脉输出信号不等于该输入信号;根据该频率校正信号及该相位频率校正信号以产生一输出电压;以及根据该输出电压以产生该时脉输出信号。11.如申请专利范围第10项所述之方法,其中,产生该频率校正信号之步骤更包括:分割该输入信号;计数该时脉输出信号之频率;以及比较该分割输入信号及该时脉输出信号的频率,藉以产生该频率校正信号。12.如申请专利范围第10项所述之方法,其中,产生该频率校正信号之步骤更包括:产生一上频率校正信号,若该时脉输出信号小于该预定频率范围,并根据该上频率校正信号增加该输出电压;以及产生一下频率校正信号,若该时脉输出信号大于该预定频率范围,并根据该下频率校正信号降低该输出电压。图式简单说明:第1图系习知具有PFD之PLL电路方块图;第2A及2B图系习知PLL的DC偏压Vi,其介绍改变到达稳定状态之上升时间之效应;第3图系本发明PLL系统之电路图;第4图系本发明在时脉输出到达预定频率范围前之功能电路图;第5图系本发明实施例之FDC示意图;第6图系本发明在时脉输出到达预定频率范围后之功能电路图;第7图系第3及5图实施例之PLL系统之时序图;以及第8A及8B图系本发明实施例之回路滤波器之方块图及详细示意图。 |
