| 主权项 |
1.一种半导体装置,系具有:暂存器,系用以保持第1资讯者;及资讯生成电路,系用以由外部接收第1信号并生成第2资讯者;前述第1信号系一显示前述第1资讯反相之信号,且,前述资讯生成电路系依据前述第1资讯及前述第1信号而生成前述第2资讯。2.一种半导体装置,系具有:暂存器,系用以保持第1资讯者;及资讯生成电路,系用以接收第2资讯并将第1信号朝外部输出者;前述第1信号系一依据保持于前述暂存器之前述第1资讯,与前述资讯生成电路接收之前述第2资讯之逻辑演算的信号,并为显示第1资讯反相的信号。3.如申请专利范围第1或2项之半导体装置,其中该资讯生成电路系,将保持于前述暂存器之前述第1资讯改写为第2资讯。4.如申请专利范围第1项之半导体装置,其中该资讯生成电路系,接收前述第1资讯并将之储存于前述暂存器,接着接收前述第1信号后生成前述第2资讯。5.如申请专利范围第1或2项之半导体装置,其中该资讯生成电路系,接收前述第1资讯并将之储存于前述暂存器,接着接收前述第2资讯后生成前述第1信号。6.如申请专利范围第1或2项之半导体装置,其中该暂存器系以重设信号进行重设者。7.如申请专利范围第1或2项之半导体装置,其中该半导体装置系包含记忆体阵列之半导体装置,且,前述暂存器系依据由外部接收之更新指示而进行重设。8.如申请专利范围第1或2项之半导体装置,其中该第1信号系脉冲信号。9.如申请专利范围第1项之半导体装置,其中该资讯生成电路系具有一用以闩锁前述第1信号之资料输入部;前述半导体装置系具有一用以接收来自外部之晶片选择信号之电路;前述资料输入部则依据前述晶片选择信号而闩锁前述第1信号。10.如申请专利范围第9项之半导体装置,其中该第1信号系脉冲信号,且,前述资料输入部系检测该脉冲信号之边缘并闩锁前述第1信号。图式简单说明:第1图:说明本发明第1原理之图。第2图:显示本发明一实施型态之区块图。第3图:显示设于记忆体之资料输入部之第1实施例的区块图。第4图:显示第3图之电路动作之时序图。第5图:显示设于记忆体之位址输入部之实施例的区块图。第6图:显示设于记忆体之资料输入部之第2实施例的区块图。第7图:显示第6图之电路动作之时序图。第8图:显示第6图所示之输入闩锁部之一构造例的电路图。第9图:显示设于记忆体之资料输入部之第3实施例的区块图。第10图:显示第9图之电路动作之时序图。第11图:显示设于记忆体之资料输入部之第4实施例的区块图。第12图:显示第11图之电路动作之时序图。第13图:显示设于记忆体之资料输入部之第5实施例的区块图。第14图:显示第13图之电路动作之时序图。第15图:显示设于记忆体之资料输入部之第6实施例的区块图。第16图:显示第15图之电路动作之时序图。第17图:显示设于记忆体之资料输出部之一实施例的区块图。第18图:显示设于控制器之/CS输出部及资料输出部之第1实施例的区块图。第19图:显示设于控制器之资料输入部之一实施例的区块图。第20图:显示设于记忆体之资料输入及输出电路之一实施例的区块图。第21图:第20图所示之暂存器与提取闸(Fetch Gate)之一构造例的电路图。第22图:显示设置于控制器之/CS输出部及资料输出部之第2实施例的区块图。第23图:第22图所示之暂存器与提取闸之一构造例的电路图。第24图:显示本发明第2原理之区块图。第25图:显示对应本发明第2原理之记忆体之资料输入及输出部之一实施例的区块图。第26图:显示对应本发明第2原理之记忆体之资料输入及输出部之另一实施例的区块图。第27图:显示对应本发明第1原理及第2原理双方之记忆体之资料输入及输出部之一实施例的区块图。 |
