| 主权项 |
1.一种半导体装置,包括:分泄电阻电路,该分泄电阻电路具有复数个薄膜电阻器,该复数个薄膜电阻器系经由第一绝缘膜而位于第一导体上,位于该薄膜电阻器之下的第一导体及薄膜电阻器系制成具有实质相同的电位。2.如申请专利范围第1项之半导体装置,其中,第二绝缘膜系形成于薄膜电阻器上,第二导体系形成于位于薄膜电阻器上的位置中之第二绝缘膜上,薄膜电阻器及第二导体系制成具有实质相等的电位。3.如申请专利范围第1项之半导体装置,其中,对应于复数个薄膜电阻器中的每一者之第一导体具有与复数个薄膜电阻器中的每一者实质相等的电位。4.如申请专利范围第2项之半导体装置,其中,对应于复数个薄膜电阻器中的每一者之第二导体具有与与复数个薄膜电阻器中的每一者实质相等的电位。5.如申请专利范围第1项之半导体装置,其中,薄膜电阻器系多晶矽。6.如申请专利范围第2项之半导体装置,其中,薄膜电阻器系多晶矽。7.如申请专利范围第5或6项之半导体装置,其中,导入于薄膜电阻器中的杂质系P型。8.如申请专利范围第7项之半导体装置,其中,导入于薄膜电阻器中的P型杂质系BF2。9.如申请专利范围第7项之半导体装置,其中,导入于薄膜电阻器中的P型杂质系硼。10.如申请专利范围第5或6项之半导体装置,其中,薄膜电阻器的膜厚系数十至2000埃。11.如申请专利范围第5或6项之半导体装置,其中,薄膜电阻器的膜厚系数十至1000埃。12.如申请专利范围第5或6项之半导体装置,其中,第一导体系由形成于矽基板中的井区制成。13.如申请专利范围第5或6项之半导体装置,其中,第一导体系由多晶矽制成。14.如申请专利范围第6项之半导体装置,其中,第二导体系由多晶矽制成。15.如申请专利范围第6项之半导体装置,其中,第二导体系由铝制成。16.如申请专利范围第6项之半导体装置,其中,第二导体系由金属障壁及金属矽化物的叠层膜制成。17.如申请专利范围第6项之半导体装置,其中,第一导体系由构成MOS型电晶体的闸电极之材料制成,该MOS型电晶体系与复数个薄膜电阻器一起形成于单晶片上。18.如申请专利范围第5或6项之半导体装置,其中,复数个薄膜电阻器中的每一者之电位与对应于每一薄膜电阻器之第一导体的电位系由经过共同接点孔之金属接线材料固定。19.如申请专利范围第5或6项之半导体装置,其中,在具有使用复数个薄膜电阻器及至少一MOS型电晶体的分泄电阻电路之半导体装置中,分泄电阻电路的薄膜电阻器的膜厚形成为比MOS型电晶体的闸电极之膜厚还薄。20.如申请专利范围第19项之半导体装置,其中,薄膜电阻器的膜厚系数十至1000埃。21.如申请专利范围第19项之半导体装置,其中,导入于薄膜电阻器中的杂质系P型。22.如申请专利范围第21项之半导体装置,其中,导入于薄膜电阻器中的P型杂质系BF2。23.如申请专利范围第21项之半导体装置,其中,导入于薄膜电阻器中的P型杂质系硼。24.如申请专利范围第19项之半导体装置,其中,薄膜电阻器的电阻値之温度相依性系-4000ppm/℃或更低。25.如申请专利范围第5或6项之半导体装置,其中,在具有薄膜电阻器之半导体装置中,薄膜电阻器系由与金属接线连接且具有高杂质浓度之低电阻区及高电阻区制成,以及高电阻区的膜厚比低电阻区的膜厚还小。26.如申请专利范围第25项之半导体装置,其中,高电阻区的膜厚系数十至1000埃且低电阻区的膜厚系2000至10000埃。27.如申请专利范围第25项之半导体装置,其中,薄膜电阻器的低电阻区及高电阻区系形成于相同平坦表面上。28.如申请专利范围第25项之半导体装置,其中,薄膜电阻器的低电阻区及高电阻区的上表面形成相同的平坦表面。29.如申请专利范围第5或6项之半导体装置,其中,第一绝缘膜及第二绝缘膜系由氧化矽膜制成。30.如申请专利范围第5或6项之半导体装置,其中,第一绝缘膜及第二绝缘膜中至少一者系由包含氮化矽膜之多层膜制成。31.如申请专利范围第5或6项之半导体装置,其中,使用复数个薄膜电阻器之整个分泄电阻电路的电阻値系1佰万欧姆至100佰万欧姆。32.一种制造半导体装置之方法,包括下述步骤:以离子布植法,制备矽基板以形成复数个选择性分开及独立的井区;在矽基板的表面中,以LOCOS法,选择性地形成场氧化物膜;形成闸氧化物膜、为预定临界控制执行通道掺杂、以CVD法沈积多晶矽层、及以离子布植法选择性地导入杂质至多晶矽层中以取得预定的片电阻値;在选择性地导入具有高浓度之诸如磷之杂质至多晶矽层中,以致于多晶矽层的预定区具有低电阻之后,藉由蚀刻成预定形状以处理多晶矽层,以致于具有低电阻的闸电极及均具有高电阻区的复数个多晶矽电阻器会与井区相符,并设置闸电极及多晶矽电阻器;以离子布植法,导入诸如磷之N型杂质,以形成N型电晶体的源极区及汲极区;以离子布植法,导入P型杂质,以形成P型电晶体的源极区及汲极区以及每一多晶矽电阻器的低电阻区;沈积中间绝缘膜,接着形成接点孔;以溅射法沈积铝层作为接线,然后图型化铝层,以致于与每一多晶矽电阻器的一端部中之低电阻区以及每一井区相连接之铝层设于每一多晶矽电阻器上;及形成保护膜,及移除部份保护膜以设置接合垫等之区域。33.一种制造半导体装置之方法,包括下述步骤:以离子布植法,制备矽基板以形成复数个选择性分开及独立的井区,并以LOCOS法,选择性地形成场氧化物膜;在形成闸氧化物膜之后、为预定临界控制执行通道掺杂、以CVD法沈积第一多晶矽层、及将高浓度之诸如磷的杂质导入第一多晶矽层中以致于第一多晶矽层具有低电阻;藉由蚀刻成预定形状以处理多晶矽层,而形成具有低电阻的闸电极以及复数个低电阻多晶矽层;以热氧化法或CVD法,形成第一绝缘膜;沈积膜厚比第一多晶矽层的膜厚还薄之第二多晶矽层,及以离子布植法,将杂质导入第二多晶矽层以取得预定的片电阻値;图型化第二多晶矽层,以致于使用第二多晶矽层之复数个多晶矽电阻器经过第一绝缘膜形成于独立的低电阻多晶矽层上;以离子布植法导入诸如磷之N型杂质以形成N型电晶体的源极区和汲极区;以离子布植法导入P型杂质以一起形成P型电晶体的源极区和汲极区以及每一多晶矽电阻器的部份中之低电阻区;沈积中间绝缘膜,及形成共同接点孔以致于每一多晶矽电阻器的低电阻区及每一低电阻多晶矽层能经由共同接点孔彼此连接;以溅射法沈积铝层作为接线,及图型化铝层以致于铝层设于每一多晶矽电阻器上,用于经过接点孔以连接每一多晶矽电阻器一端部中的低电阻区与经过第一绝缘膜位于每一多晶矽电阻器下之每一低电阻多晶矽层;及形成保护膜、及移除部份保护膜以提供接合垫等之区域。图式简单说明:图1系剖面视图,代表本发明的半导体装置中分泄电阻电路区之一实施例;图2系剖面视图,代表本发明的半导体装置中分泄电阻电路区之其它实施例;图3系剖面视图,代表本发明的半导体装置中分泄电阻电路区之部份被放大之一实施例;图4系显示0伏特至5伏特的电位施加至具有10仟欧姆的片电阻之多晶矽电阻器上的铝接线之情形中多晶矽电阻器的电阻値偏差与多晶矽电阻器的膜厚之间的关系;图5系分泄电阻电路的电路图,代表本发明之半导体装置的一实施例;图6系显示具有1000埃的膜厚及10仟欧姆/平方的片电阻并构成分泄电路之P型及N型多晶矽薄膜电阻器的长度与分压输出误差之间的关系;图7系剖面视图,代表本发明的半导体装置之其它实施例;图8系显示具有10仟欧姆的片电阻之用于分泄电阻电路之多晶矽薄膜电阻器的电阻値之温度系数(TC)与多晶矽薄膜电阻器的膜厚之间的关系;图9系显示对于膜厚1000埃之多晶矽膜而言,使用BF2作为P型杂质及使用磷作为N型杂质之情形中片电阻値与温度系数(TC)之间的关系;图10系剖面视图,代表本发明的半导体装置之其它实施例;图11系剖面视图,代表本发明的半导体装置之其它实施例;图12系根据本发明之使用分泄电阻电路之电压侦测器的一实施例之方块图;图13系根据本发明之使用分泄电阻电路之调压器的一实施例之方块图;图14A至14F系剖面视图,代表根据本发明的半导体装置制造方法之一实施例;及图15A至15F系剖面视图,代表根据本发明的半导体装置制造方法之其它实施例。 |
