| 主权项 |
1.一种半导体元件,包含:一半导体基材含有多数的半导体元件,一第二绝缘层设在该半导体基材上方;一镶嵌线路凹部设在该第二绝缘层的表面上而起始于该表面,该凹部具有一第一宽度;一校准槽设在该第二绝缘层的表面上而起始于该表面,该校准槽具有一第二宽度大于该第一宽度;一镶嵌线路乃藉在该镶嵌线路凹部中填入一物质而来制成;一校准线路图案系由与该镶嵌线路相同的线路层所制成,而被设在该校准槽中,该校准线路图案会形成一第一阶状部;一表面线路图案被设在该第二绝缘层的表面上,而连接于该镶嵌线路;及一第一校准表面线路图案系由与该校准线路图案上之表面线路图案相同的线路层所制成,而具有一第二阶状部对应该第一阶状部。2.如申请专利范围第1项之元件,更包含:一第一绝缘层设在该第二绝缘层底下;及一下层镶嵌线路埋设在第一绝缘层中,而具有一表面曝现在该第一绝缘层的表面上;其中:该镶嵌线路凹部乃包含:一线路槽具有该第一宽度;及一通孔由该线路槽的底面穿过该第二绝缘层的剩余厚度而延伸至该下层镶嵌线路。3.如申请专利范围第1项之元件,其中该镶嵌线路的表面系完全覆设该表面线路图案。4.如申请专利范围第1项之元件,其中该校准线路图案的表面系完全覆设该第一校准表面线路图案。5.如申请专利范围第1项之元件,更包含一第三绝缘层设在第二绝缘层上,而覆盖该表面线路图案及第一校准表面线路图案,一第二校准表面线路图案设在第二绝缘层上,该第二校准表面线路图案系与其下层形成电绝缘;其中:该第三结缘层具有一开孔部份地位于该表面线路图案的表面上。6.如申请专利范围第2项之元件,其中该各下层镶嵌线路及该镶嵌线路乃包含一叠层含有一第一阻隔金属层及一第一主线路层设于其上。7.如申请专利范围第6项之元件,其中该表面线路图案乃包含一叠层含有一第二主线路层及一第二阻隔金属层设于其上。8.如申请专利范围第5项之元件,其中该表面线路图案乃包含一叠层含有一第二主线路层及一第二阻隔金属层设于其上,且该第二阻隔金属层在该开孔中会被除掉。9.如申请专利范围第7项之元件,其中:该第一主线路层乃包含一铜层;而该第二主线路层乃包含一铝层。10.如申请专利范围第1项之元件,其中该表面线路图案会形成一连接垫或一熔线。11.如申请专利范围第2项之元件,其中:该各第一与第二绝缘层乃包含一蚀刻挡止层及一层间绝缘层设于其上;且该蚀刻挡止层系由氮化矽、碳氧化矽、及其组合物等至少之一者所制成。12.一种半导体元件,包含:一半导体基材含有多数的半导体元件;一第一绝缘层设在该半导体基材上;下层镶嵌线路埋设在第一绝缘层中,而具有一表面曝现在该第一绝缘层的表面上;一第二绝缘层设在第一绝缘层上;一镶嵌线路凹部,乃包含:一线路槽设在第二绝缘层的表面中,系由该表面起始而至该第二绝缘层的中间深度;及一通孔设在该线路槽的底面上,而由该底面穿过第二绝缘层的剩余厚度延伸至该下层镶嵌线路;一镶嵌线路系在该镶嵌线路凹部中填入一物质而来制成;及一表面线路图案设在第二绝缘层的表面上,而连接该镶嵌线路。13.如申请专利范围第12项之元件,其中该镶嵌线路的表面上系完全覆盖着表面线路图案。14.如申请专利范围第12项之元件,更包含一第三绝缘层设在该第二绝缘层上,而覆盖该表面线路图案,其中该第三绝缘层具有一开孔部份地位于该表面线路图案上。15.一种半导体元件的制造方法,包含下列步骤:(a)在一含有多数半导体元件之半导体基材的底层上方,制成一第二绝缘层;(b)制成一具有第一宽度的线路槽及一具有第二宽度的校准槽于该第二绝缘层之表面上而由该表面起始,且该第二宽度系大于第一宽度;(c)制成第二镶嵌线路埋设于第二线路槽中,该第二镶嵌线路具有平坦表面,并在该校准槽中形成一线路图案,该线路图案具有一第一阶状部;(d)在第二绝缘层上制成一表面线路层,来覆盖该第二镶嵌线路与线路图案,该表面线路层会回应第一线路图案的第一阶状部而形成一第二阶状部;(e)在该表面线路层上形成一光阻层,并利用第二阶状部作为校准记号来将该光阻层曝光及显影,而形成一光阻图案;及(f)利用该光阻图案作为罩幕来蚀刻该表面线路层,而形成一表面线路图案连接于第二镶嵌线路。16.如申请专利范围第15项之方法,其中该步骤(c)乃包含:等向性地沈积设置一线路层,使其厚度大于该第一宽度的一半,并小于第二宽度的一半;及以化学机械抛光来除掉在第二绝缘属上的线路层。17.如申请专利范围第15项之方法,其中:该(f)步骤更制成一校准表面线路图案,该方法另包含下列步骤:(g)在该第二绝缘层上制成一第三绝缘层,该表面线路图案系被该第三绝缘层所覆盖;(h)利用该校准表面线路图案作为校准记号,而部份地除去在该表面路线图案区域中的第三绝缘层;(x)在步骤(a)之前,于该底层中制成一第一绝缘层,其中埋设有第一镶嵌线路,该线路槽在其底面具有一通孔,而该通孔会达到该第一镶嵌线路。18.如申请专利范围第17项之方法,其中:该(d)步骤乃包括制成一表面线路层,而具有一叠层包含一主线路层及一上方阻隔金属层设于其上;且该(h)步骤乃包含除掉该上方阻隔金属层。19.如申请专利范围第15项之方法,其中该(b)步骤包含:制成一具有通孔的下层间绝缘层;在该通孔内(填入)制成一通道导体;及在该下层间绝缘层上制成一上层间绝缘层,该上层间绝缘层具有一线路槽。20.如申请专利范围第15项之方法,其中该(b)步骤包含:在第二绝缘层中制成一通孔及一校准槽;在第二绝缘层上形成一光阻层;及利用该校准槽作为校准记号,而在该光阻层中制成可供形成一线路槽及一校准槽的开孔等。图式简单说明:第1(A)至1(K)图为一半导体基材之剖视图及平面图等,乃示出本发明实施例之半导体元件的制造程序;第2(A)至2(C)图乃为制造本发明实施例的半导体元件之程序的剖视示意图;第3图为本发明实施例之半导体元件的多层线路结构之剖视示意图;第4(A)至4(B)图分别为一剖视图及一图表,示出制成一可作为校准记号的阶状部之条件;第5图为本发明实施例之半导体元件顶面构造的平面图;及第6(A)至6(D)图乃示出本发明另一实施例之半导体元件的制造程序之剖视图。 |
