| 主权项 |
1.一种积体电路,包括一界面层介于一导电材料与一介电材料之间,该界面层系选自氧化铝与稀土氧化物,且该界面层之厚度小于或等于4个分子单层。2.如申请专利范围第1项所述之积体电路,其中该导电材料包括矽。3.如申请专利范围第1项所述之导体电路,其中该导电材料为一单晶的矽结构。4.如申请专利范围第1项所述之积体电路,其中该导电材料为一矽锗合金。5.如申请专利范围第1项所述之积体电路,其中该介电材料之介电常数大于10。6.如申请专利范围第5项所述之积体电路,进一步包括一第二界面层直接与该介电材料之一相对侧接触,以及一第二导电材料直接形成于该第二界面层上,该第二界面层系选自氧化铝与稀土氧化物中,且其厚度小于或等于4个分子单层。7.如申请专利范围第6项所述之积体电路,其中该导电材料包括一矽基底,其中该第二导电材料包括一闸极电极,且其中该界面层、介电材料及第二界面层会形成一积体电晶体之一闸极介电层。8.如申请专利范围第6项所述之积体电路,其中该导电材料包括一记忆胞之一储存电极,且该第二导电材料包括一参考电极,其中该界面层、介电材料与第二界面层组成一积体电容器之一电容器介电层。9.如申请专利范围第5项所述之积体电路,其中该界面层之厚度介于3-15埃。10.如申请专利范围第9项所述之积体电路,其中该界面层之厚度介于3-9埃。11.如申请专利范围第1项所述之积体电路,进一步包括复数个介面与介电层交替,每一界面层系选自氧化铝与稀土氧化物中,且其厚度介于1-15埃之间,每一介电层之介电常数大于5。12.如申请专利范围第11项所述之积体电路,其中每一界面层包括氧化铝,且每一介电层包括氧化锆。13.一种积体电路中之高介电结构,包括一第一氧化铝层、一高介电材料层于该第一氧化铝层上,以及一第二氧化铝层直接位于该高介电材料层,其中该高介电材料层之介电常数大于5。14.如申请专利范围第13项所述之高介电结构,其中该高介电材料系选自二氧化锆(ZrO2)、二氧化钛(TiO2)、五氧化二钽(Ta2O5)、钛酸钡锶(BST)、钛酸锶(ST)、钛酸钡(BT)、钛酸铅锆(PZT)、以及钽酸锶铋(SBT)。15.如申请专利范围第13项所述之高介电结构,其中该第一氧化铝层与该第二氧化铝层之厚度均大于或等于两个单层。16.一种积体电路中的电容器结构,包括:一第一导体;一第一氧化层,直接形成于该第一导体上,该第一氧化层包括选自氧化铝与稀土氧化物之一材料;一介电材料,直接形成于该第一氧化层上;一第二氧化层,直接形成于该介电材料上,该第二氧化层包括选自氧化铝与稀土氧化物之一材料;以及一第二导体,直接形成于该第二氧化层上。17.如申请专利范围第16项所述之电容器结构,其中该些氧化层系以ALD法沈积而成。18.如申请专利范围第16项所述之电容器结构,其中该第一导体包括一单晶矽基底。19.如申请专利范围第16项所述之电容器结构,其中该介电材料之介电常数至少为5。20.如申请专利范围第19项所述之电容器结构,其中该介电材料系选自二氧化锆(ZrO2)、二氧化铪(HfO2)、二氧化钛(TiO2)、五氧化二钽(Ta2O5)、钛酸钡锶(BST)、钛酸锶(ST)、钛酸钡(BT)、钛酸铅锆(PZT)、钛酸铅锶(PST)、钽酸锶铋(SBT)、氮氧化钽(TaxOyNz)、以及氮氧化铌(NbxOyNz)。21.如申请专利范围第16项所述之电容器结构,其中该第二导体为包括矽化锗之一电晶体闸极。22.如申请专利范围第16项所述之电容器结构,其中该第二导体系直接与该第二氧化层接触。23.一种气化层,介于二材料之间,其中该氧化层阻止分子由一材料往另一材料扩散,该氧化层系选自氧化铝与稀土氧化物,该氧化层之厚度介于一完整分子单层与四个分子单层之间。24.一种避免基底在高介电材料沈积过程中氧化的方法,包括:形成一氧化铝层于该基底上;以及沈积该高介电材料于该氧化铝层上,其中该高介电材料具有大于5之介电常数。25.如申请专利范围第24项所述之方法,其中该氧化铝层之厚度介于3-15埃之间。26.如申请专利范围第24项所述之方法,其中该氧化铝层系以ALD法在基底上沈积该氧化铝层。27.如申请专利范围第26项所述之方法,进一步包括在利用ALD法在基底上沈积该氧化铝层之前将该基底暴露在一ALD制备的添加物之中。28.如申请专利范围第27项所述之方法,其中该ALD制备的添加物之中包括提供一温和的氧化剂于该基底表面之氢基。29.如申请专利范围第28项所述之方法,其中该温和氧化剂包括水。30.如申请专利范围第24项所述之方法,其中在该基底上形成该氧化铅层之步骤包括将该基底之一氧化矽层暴露在一铝的卤化物中。31.如申请专利范围第30项所述之方法,其中铝的卤化物包括氯化铝。32.如申请专利范围第30项所述之方法,其中将该基底之一氧化矽层暴露在一铝的卤化物中会透过一个置换反应将氧化矽转换成氧化铝。33.一种在积体电路中形成介电层堆叠的方法,该方法至少包括一次的下列循环:透过暴露在一第一反应剂中,在一半导体基底上形成不超过一单层的铝或稀土化合物;以及使一氧的气体源与下第一材料反应,而在该半导体基底上留下不超过一单层的氧化铝或稀土氧化物。34.如申请专利范围第33项所述之方法,进一步包括将该循环重复3-15次,以形成一氧化铝或稀土氧化物之界面层。35.如申请专利范围第34项所述之方法,进一步包括在该界面层上沈积介电常数至少为5的一介电材料。36.如申请专利范围第35项所述之方法,进一步包括在沈积该介电材料以形成一氧化铝或稀土氧化物界面以后,重复一次该循环以形成一第二界面层。37.如申请专利范围第36项所述之方法,进一步包括在该第二界面层上沈积一含矽层。38.一介电薄膜结构,包括至少三层结晶与非结晶之金属氧化物的交替结构,包括非晶系金属氧化层于该介电膜薄结构之外表面上。39.如申请专利范围第38项所述之介电薄膜结构,其中该结晶金属氧化物包括介电常数超过10的一材料。40.如申请专利范围第38项所述之介电薄膜结构,其中该结晶金属氧化物包括在周期表内起第4族与第5族其中之一金属氧化物。41.如申请专利范围第38项所述之介电薄膜结构,其中每一非晶系金属氧化物之厚度为3-15埃。42.一种薄膜结构,包括至少二高介电常数层,由一中间氧化物层加以分隔,该中间氧化物层系选自氧化铝与稀土氧化物,每一该高介电常数层之介电常数高于10,该中间氧化物层之厚度不超过10埃。43.如申请专利范围第42项所述之薄膜结构,进一步包括在每一该些高介电常数层之外侧有外部氧化层,该些外部氧化层系选自氧化铝与稀土氧化物,其厚度不超过4个分子单层。44.如申请专利范围第43项所述之薄膜结构,其中该外部氧化层之厚度介于一分子单层与二分子单层之间。45.如申请专利范围第43项所述之薄膜结构,其中该外部氧化层之厚度约为10埃,而该中间氧化层之厚度约为5埃。图式简单说明:第1图绘示为根据本发明实施例的一种积体电路的剖面图,包括氧化铝或是镧系氧化界面层;第2图绘示为根据一实施例,使用ALD制程沈积氧化铝的流程图;第3图绘示为根据本发明一实施例,说明形成堆叠闸极的制程之流程图;以及第4图绘示为根据本发明之实施例之一种包括单层铝结构的积体电路电容器之剖面图。 |
