| 主权项 |
1.一种超高速位元串流资讯三态比对查询方法,用以依据一规则表的比对结果,查询一资讯表,至少包含步骤:(a)设定一规则表的大小,包含:可容纳规则之位元长度W之値,及最大规则数目L之値;(b)执行该可容纳规则之位元长度W的分割,以得到N+1个子三态位元串流资讯(Sub Ternary Bit-stream);(c)依据该步骤(b)分割之结果,设定N+1个记忆装置,及N+1个相对应的选择装置;(d)依据一预先设定之前置运算规则,以进行复数个规则的编码;(e)依序储存该编码后的复数个规则于该规则表中;(f)将该N+1个选择装置之输出,输入一逻辑积运算装置,以进行逻辑积的运算,并得知比对之未编码结果;(g)依据步骤(f)之结果,将逻辑积运算装置之输出,输入一优先顺序编码装置,以执行优先顺序编码,并输出一编码结果与一旗标;及(h)依据该旗标,以判定是否有符合之项目资讯,当判定为否时,表示无任何符合之项目资讯存在;及当判定为是时,以该编码结果为索引値,查询该关联资讯表。2.如申请专利范围第1项所述之方法,更包含步骤:更新上述之步骤(d)的前置运算规则,以更新上述之规则表。3.如申请专利范围第1项所述之方法,其中上述之步骤(d)包含步骤:将上述欲储存于位置j之三态位元串流资讯之规则(以Wj表之),进行分割,其分割所得以MSij表之;经由上述之前置运算规则,以将MSij转换成一实际能够分别存入MTi中的每个资讯储存区块的第j个位元之位元串流资讯(以MBSij表之),且MBSij的位元长度恰等于MTi所包含之资讯储存区块的个数为2Mi-bit;其中i,j为正整数且(0≦i≦N,0≦j≦L-1)。4.如申请专利范围第3项所述之方法,其中上述之第i个子三态位元串流资讯MSi,其位元长度为Mi-bit,且,(0≦i≦N,1≦Mi≦W)。5.如申请专利范围第4项所述之方法,其中上述之Mi値系可依据成本及效能的考量而调整。6.如申请专利范围第3项所述之方法,其中上述之第i个资讯储存装置MTi包含个资讯储存区块,且每个资讯储存区块包含L-bit之位元串流资讯。7.如申请专利范围第1项所述之方法,其中上述之步骤(g)之编码结果包含:一 log 2L -bit的编码结果,与一1-bit的旗标(Match Flag),用以标示是否为比对符合之项目资讯。8.如申请专利范围第1项所述之方法,更包含步骤:将上述之资讯储存区块的输出分割为复数个步骤S,且每个步骤输出D-bit之资讯。9.如申请专利范围第8项所述之方法,其中上述之复数个步骤S与D的关系为:SD=L且D=2d,(d≧0)。10.一种超高速位元串流资讯三态比对查询装置,用以提供〝可忽略〞位元的储存,并依据一规则表的比对结果,查询一资讯表,该装置至少包含:复数个记忆装置,系包含复数个资讯储存区块,用以储存复数个位元串流资讯,而该复数个位元串流资讯系依据所输入之规则之三态位元串流资讯分解及转换而产生;复数个选择装置,系耦合至该复数个相对应的记忆装置中的复数个资讯储存区块,用以接收所对应之欲比对资讯之子位元串流资讯,以自所对应之记忆装置,依据各个子位元串流资讯之选择,输出所选择之资讯储存区块的内容;一逻辑积运算装置,系耦合至该复数个选择装置,用以接收该复数个选择装置所输出之位元串流资讯,以运算出一位元串流资讯;一优先顺序编码装置,系耦合至该逻辑积运算装置,用以接收该逻辑积运算装置所运算出之位元串流资讯,以进行优先顺序编码,并输出编码结果与一旗标;及其中该旗标,用以标示是否有比对符合之项目资讯,当该旗标的标示为否时,表示无任何符合之项目资讯存在,当该旗标之标示为是时,以该编码结果为索引値,以查询该关联资讯表。11.如申请专利范围第10项所述之装置,其中上述之复数个资讯储存区块的数目,系依据所设定之规则的位元长度进行分割而设定,且上述之复数个选择装置的数目系与上述之复数个记忆装置的数目相同。12.如申请专利范围第10项所述之装置,其中上述之复数个记忆装置及复数个资讯储存区块的数目,系可依据成本及效能的考量而调整。13.如申请专利范围第10项所述之装置,其中上述之复数个资讯储存区块的输出,系可依据成本、效能,与功率耗损等因素加以分割为复数个步骤S,且每个步骤输出D-bit之资讯。14.如申请专利范围第10项所述之装置,其中上述之逻辑积运算装置,系可依据成本、效能,与功率耗损等因素加以分割为复数个步骤Y+1。15.如申请专利范围第10项所述之装置,其中上述之优先顺序编码装置,系可依据成本、效能,与功率耗损等因素加以分割为复数个步骤S。16.如申请专利范围第13项所述之装置,其中上述之复数个步骤S与D的关系为:SD=L且D=2d,(d≧0)。图式简单说明:图1为习知之三态位元串流资讯示意图。图2为习知之位元串流资讯三态比对查询系统示意图。图3为习知之规则表示意图。图4A为一用以阐释本发明之基础设计概念之单规则单位元(1-Rule1-bit)的三态比对方法示意图。图4B为一用以阐释本发明对于单位元(1-bit)的三态位元串流资讯之规则,为使之能够转换成实际储存于记忆装置之资讯转换表示意图。图4C为本发明之单规则单位元(1-Rule1-bit)的三态比对方法之另一实施例。图5A为一用以阐释本发明之基础设计概念之单规则双位元(1-Rule2-bit)的三态比对方法示意图。图5B为一用以阐释本发明对于双位元(2-bit)的三态位元串流资讯之规则,为使之能够转换成实际储存于记忆装置其资讯转换表示意图。图6为一用以阐释本发明之基础设计概念之单规则多位元(1-RuleW-bit)的三态比对方法示意图。图7为一用以阐释本发明为考虑成本因素所发展之单规则多位元(1-RuleW-bit)的三态比对方法示意图。图8为一用以阐释本发明为设计多规则多位元(L-RuleW-bit)的三态比对方法所演进之双规则多位元(2-RuleW-bit)的三态比对方法示意图。图9A为本发明之三态比对方法示意图。图9B为图9A所需之逻辑积运算装置示意图。图10A为本发明为考量实际设计需求如成本、效能与功率耗损等因素,针对执行流程进行切割分段之可行设计架构的概念实例示意图。图10B为图10A所需之优先顺序编码装置示意图。图10C为图10A所需之逻辑积运算装置示意图。 |
