| 主权项 |
1.一种资料处理器,其特征为具有:命令执行手段,其系提取命令,解读所提取之命令,并执行命令;及滙流排控制器,其系按照上述命令执行手段的指示,控制外部滙流排存取;上述滙流排控制器具有:数个命令缓冲器、各个命令缓冲器上固有的旗标及缓冲控制电路;上述缓冲控制电路将命令位址之低阶数个位元所取得之特征値分配至上述各个命令缓冲器内,以特定之命令提取位址之后续位址为基点,预取命令至对应于上述低阶数个位元之位址顺序的命令缓冲器内,回应命令预取,将对应旗标控制在有效状态下,回应被预取之命令的输出,将对应旗标控制在无效状态下。2.如申请专利范围第1项之资料处理器,其中上述缓冲控制电路,系对应于上述命令执行手段应该提取之命令位址之上述低阶数个位元的値,在所分配之命令缓冲器的旗标为有效状态的条件下,将对应之命令缓冲器所拥有的命令输出至上述命令执行手段。3.如申请专利范围第2项之资料处理器,其中上述缓冲控制电路,系可以在上述旗标为无效状态的条件下向对应之命令缓冲器提取命令。4.如申请专利范围第3项之资料处理器,其中上述缓冲器控制电路,系回应依上述命令执行手段,连续性命令位址之执行顺序变更的指示,将全部的上述旗标初始化成无效状态。5.如申请专利范围第1至4项中任一项之资料处理器,其中上述命令缓冲器,系依上述命令执行手段具有提取命令单位的位元数者。6.一种资料处理器,其特征为具有:命令执行手段,其系提取命令,解读所提取之命令,并执行命令;及滙流排控制器,其系按照上述命令执行手段的指示,控制外部滙流排存取;上述滙流排控制器具有:数个命令缓冲器,其具有以上述命令执行手段提取命令单位的位元数;各个命令缓冲器上固有的旗标;及缓冲控制电路;上述缓冲控制电路将命令位址之低阶数个位元所取得之特征値分配至上述各个命令缓冲器内,当由上述低阶数个位元对起始値之命令位址提取命令时,自其后续位址至上述低阶数个位元之最后位址,预取命令至对应于位址顺序的命令缓冲器内;当由分支命令提取分支终端的命令时,自该命令提取位址之后续位址至上述低阶数个位元之最后位址,预取命令至对应于位址顺序的命令缓冲器内,回应命令预取,将对应旗标控制在有效状态下,对应于上述命令执行手段所应提取之命令位址之上述低阶数个位元的値,在所分配之命令缓冲器的旗标为有效状态的条件下,将对应之命令缓冲器所拥有的命令输出至上述命令执行手段。7.如申请专利范围第6项之资料处理器,其中上述缓冲控制电路,回应预取至命令缓冲器内之命令的输出,将对应旗标控制在无效状态,上述旗标为无效状态的条件下,可以向命令缓冲器预取命令;回应分支命令指示的命令提取,将全部的上述旗标初始化成无效状态。8.一种资料处理系统,其特征为具有:形成在一个半导体晶片上的资料处理器,其具有命令执行手段,其系提取命令,解读所提取的命令,并执行命令;及滙流排控制器,其系按照上述命令执行手段的指示控制外部滙流排位址,上述命令执行手段具备:数个命令缓冲器、各个命令缓冲器上固有的旗标及缓冲控制电路;及记忆体,其系储存上述资料处理器的操作程式,作为上述滙流排控制器之外部滙流排存取的对象;且上述缓冲控制电路,将命令位址之低阶数个位元所取得之特征値分配至上述各个命令缓冲器内,当由上述低阶数个位元对起始値之命令位址提取命令时,自其后续位址至上述低阶数个位元之最后位址,预取命令至对应于位址顺序的命令缓冲器内;当以分支命令提取分支终端的命令时,自该命令提取位址之后续位址至上述低阶数个位元之最后位址,预取命令至对应于位址顺序的命令缓冲器内;回应命令预取,将对应旗标控制在有效状态下;对应于上述命令执行手段所应提取之命令位址之上述低阶数个位元的値,在所分配之命令缓冲器的旗标为有效状态的条件下,将对应之命令缓冲器所拥有的命令输出至上述命令执行手段。9.一种资料处理系统,其特征为具有:形成在一个半导体晶片上的资料处理器,其具有命令执行手段,其系提取命令,解读所提取的命令,并执行命令;及滙流排控制器,其系按照上述命令执行手段的指示控制外部滙流排位址,上述命令执行手段具备:数个命令缓冲器、各个命令缓冲器上固有的旗标及缓冲控制电路;及记忆体,其系储存上述资料处理器的操作程式,作为上述滙流排控制器之外部滙流排存取的对象;且上述缓冲控制电路,将命令位址之低阶数个位元所取得之特征値分配至上述各个命令缓冲器内,当由上述低阶数个位元对起始値之命令位址提取命令时,自其后续位址至上述低阶数个位元之最后位址,预取命令至对应于位址顺序的命令缓冲器内;当以分支命令提取分支终端的命令时,自该命令提取位址之后续位址至上述低阶数个位元之最后位址,预取命令至对应于位址顺序的命令缓冲器内,回应命令预取,将对应旗标控制在有效状态下;对应于上述命令执行手段所应提取之命令位址之上述低阶数个位元的値,在所分配之命令缓冲器的旗标为有效状态的条件下,将对应之命令缓冲器所拥有的命令输出至上述命令执行手段,回应预取至命令缓冲器之命令的输出,将对应旗标控制在无效状态下,上述旗标为无效状态的条件下,可以向对应之命令缓冲器预取命令,回应以分支命令提取命令的指示,将全部之上述旗标初始化成无效状态。10.一种行动电话,其特征为具有:资料处理装置、记忆体以及与上述资料处理装置及记忆体连接的滙流排,上述记忆体中至少储存有用于协定控制或系统控制的程式,上述资料处理装置具有:命令执行部,其系提取命令,解读提取之命令,并执行命令;及滙流排控制器,其系具有数个包含由上述命令执行部提取命令单位的位元数之命令缓冲器,对应于各个命令缓冲器的旗标及缓冲控制电路,按照上述命令执行部的信号,经由滙流排控制向记忆体存取,且上述缓冲控制电路将命令位址之低阶数个位元所取得之特征値分配至上述各个命令缓冲器内,向命令位址提取命令时,该命令位址相当于以命令位址之低阶数个位元表达之最小値,自该命令位址的下一个命令位址,至以该低阶数个位元所表达之最后命令位址的命令储存在对应于上述数个命令缓冲器之命令位址的各个命令缓冲器内,以对应于各命令缓冲器之各个旗标作为第一状态,因应上述命令执行部之提取命令的要求,若对应于命令缓冲器的旗标为第一状态时,该命令缓冲器系对应于所应提取上述命令执行部输出之命令位址的低阶数个位元,将储存在该命令缓冲器内之命令输出至上述命令执行部,将该旗标作为第二状态。11.如申请专利范围第10项之行动电话,其中对应于命令缓冲器的旗标为第二状态时,该命令缓冲器系对应于所应提取上述命令执行部输出之命令位址的低阶数个位元,将自该命令位址的下一个命令位址,至以该低阶数个位元所表达之最后命令位址的命令储存在对应于上述数个命令缓冲器之命令位址的各个命令缓冲器内,以对应于各命令缓冲器之各个旗标作为第一状态。12.如申请专利范围第11项之行动电话,其中所应提取上述命令执行部输出之命令位址的命令内,相当于以命令位址之上述低阶数个位元所表达之最小値之命令位址的命令,或以命令位址之上述低阶数个位元表达之値的对应命令缓冲器旗标为第二状态之命令位址的命令,自记忆体读取后,直接提供至上述命令执行部。13.如申请专利范围第12项之行动电话,其中上述命令执行都因应所提取命令的种类输出特定信号,上述缓冲控制电路因应上述命令执行部所输出的第一信号,将所有分别对应于上述数个命令缓冲器的旗标作为第二状态。14.如申请专利范围第13项之行动电话,其中上述命令执行部输出上述第一信号的命令为分支命令。15.一种资料处理器,其特征为具有:命令执行手段,其系提取命令,解读所提取之命令,并执行命令;及滙流排控制器,其系按照上述命令执行手段的指示,控制外部滙流排存取;上述滙流排控制器包含:数个命令缓冲器、各个命令缓冲器上固有的旗标及缓冲控制电路;上述缓冲控制电路,系将命令位址之低阶数个位元所取得之特征値分配至上述各个命令缓冲器内,以特定之命令提取位址之后续位址为基点,预取命令至对应于上述低阶数个位元位址顺序的命令缓冲器内;回应命令预取,将对应旗标控制在有效状态下,回应被预取之命令的输出,将对应旗标控制在无效状态下;可以变更上述数个命令缓冲器中,预取命令之命令缓冲器的数量。16.如申请专利范围第15项之资料处理器,其中预取上述命令的命令缓冲器数量,系以设定在特定暂存器内之资讯来决定。17.如申请专利范围第15项之资料处理器,其中预取上述命令的命令缓冲器数量,系以执行分支命令前所执行之非分支命令之数量来决定。18.一种资料处理器,其特征为具有:命令执行手段,其系提取命令,解读所提取之命令,并执行命令;滙流排控制器,其系按照上述命令执行手段的指示,控制外部滙流排存取;及插入控制电路;上述滙流排控制器系包含:数个命令缓冲器、各个命令缓冲器上固有的旗标及缓冲控制电路;上述缓冲控制电路将命令位址之低阶数个位元所取得之特征値分配至上述各个命令缓冲器内,以特定之命令提取位址之后续位址为基点,预取命令至对应于上述低阶数个位元之位址顺序的命令缓冲器内,回应命令预取,将对应旗标控制在有效状态下,回应所预取命令的输出,将对应旗标控制在无效状态下;对上述命令缓冲器的命令预取将中断,因应插入控制电路之受理插入。19.如申请专利范围第18项之资料处理器,上述插入控制电路受理插入后,上述命令执行手段因应向插入处理之命令位址分支,来中断对上述命令缓冲器的命令预取。20.一种资料处理器,其特征为具有:命令执行手段,其系提取命令,解读所提取之命令,并执行命令;及滙流排控制器,其系按照上述命令执行手段的指示,控制外部滙流排存取;上述滙流排控制器具有:第一缓冲器、第二缓冲器及缓冲控制电路;各个缓冲器具有:数个命令缓冲器及各个命令缓冲器上固有的旗标;上述缓冲控制电路系将命令位址之低阶数个位元所取得之特征値分配至上述各个缓冲器内所包含之上述各个命令缓冲器内,以特定之命令提取位址之后续位址为基点,预取命令至对应于上述低阶数个位元之位址顺序的命令缓冲器内,回应命令预取,将对应旗标控制在有效状态下,回应所预取之命令的输出,将对应旗标控制在无效状态下,因应预取上述第一缓冲器内所包含之全部命令缓冲器内命令的输出,将预取命令输出至上述第二缓冲器内所包含的命令缓冲器内。21.如申请专利范围第20项之资料处理器,其中上述缓冲控制电路按照属于第一命令之种类以上述命令执行手段所解读之命令,中断向上述第一缓冲器预取命令;以上述命令执行手段所提供之命令位址为基点,预取命令至上述第二缓冲器内包含之命令缓冲器内。22.一种资料处理器,其特征为具有:命令执行手段,其系提取命令,解读所提取之命令,并执行命令;及滙流排控制器,其系按照上述命令执行手段的指示,控制外部滙流排存取;上述滙流排控制器具有:数个命令缓冲器、各个命令缓冲器上固有的旗标、缓冲控制电路及命令解读部;上述缓冲控制电路将命令位址之低阶数个位元所取得之特征値分配至上述各个命令缓冲器内,以特定之命令提取位址之后续位址为基点,预取命令至对应于上述低阶数个位元之位址顺序的命令缓冲器内,将对应旗标控制在有效状态下回应命令预取,将对应旗标控制在无效状态下回应被预取之命令的输出,以上述命令解读部解读储存于上述命令缓冲器内的命令,经解读之命令属于第一之命令种类时,自上述命令缓冲器输出该命令前之命令预取将中断。23.如申请专利范围第22项之资料处理器,其中上述第一之命令种类为分支命令。24.如申请专利范围第23项之资料处理器,其中上述滙流排控制器还具有位址计算部,上述位址计算部系计算以上述分支命令分支的分支终端位址,以上述分支终端位址为基点执行命令预取。25.如申请专利范围第24项之资料处理器,其中上述数个命令缓冲器及各个命令缓冲器上固有的旗标分类成第一缓冲器及第二缓冲器,于上述分支命令前,在第一缓冲器内包含之命令缓冲器内预取,以上述分支终端位址为基点,在上述第二缓冲器内包含之命令缓冲器内预取。26.如申请专利范围第25项之资料处理器,其中上述第一缓冲器内包含之命令缓冲器内,预取至接续上述分支命令之后特定位址的命令;上述第二缓冲器内,预取至以上述分支终端位址为基点之特定位址的命令。27.一种资料处理器,其特征为具有:命令执行手段,其系提取命令,解读所提取之命令,并执行命令;及滙流排控制器,其系按照上述命令执行手段的指示,控制外部滙流排存取;上述滙流排控制器具有:数个命令缓冲器、各命令缓冲器上固有的旗标、一个以上的资料缓冲器、资料缓冲器上固有的旗标、命令解读部、位址计算部及缓冲控制电路;上述缓冲控制电路将命令位址之低阶数个位元所取得之特征値分配至上述各命令缓冲器内,以特定之命令提取位址之后续位址为基点,预取命令至对应于上述低阶数个位元之位址顺序的命令缓冲器内,将对应旗标控制在有效状态下回应命令预取,将对应旗标控制在无效状态下回应被预取之命令的输出;以上述命令解读部解读储存于上述命令缓冲器内的命令,该命令属于需要储存于特定位址内之资讯之第二种类之命令时,上述位址计算部计算上述特定的位址,将上述特定位址内储存之资料储存在上述资料缓冲器内,将对应之固有旗标控制在有效状态下,回应储存之资料的输出,将固有旗标控制在无效状态下。28.一种资料处理器,其特征为具有:命令执行手段,其系提取命令,解读所提取之命令,并执行命令;滙流排控制器,其系按照上述命令执行手段的指示,控制外部滙流排存取;及快取记忆体;上述滙流排控制器系包含数个命令缓冲器及缓冲控制电路,上述缓冲控制电路以特定命令提取位址之后续位址为基点,预取命令至上述命令缓冲器内,上述预取之命令也提供至上述快取记忆体内。29.如申请专利范围第28项之资料处理器,其中上述滙流排控制器,当命令提取位址之命令储存在上述快取记忆体内时,不执行命令预取,而将储存于上述快取记忆体内之命令提供至上述命令执行手段。30.如申请专利范围第29项之资料处理器,其中上述滙流排控制器还具有各个命令缓冲器上固有的旗标,上述缓冲控制电路将命令位址之低阶数个位元所取得之特征値分配至上述各个命令缓冲器内,以特定之命令提取位址之后续位址为基点,预取命令至对应于上述低阶数个位元之位址顺序的命令缓冲器内,将对应旗标控制在有效状态下回应命令预取,将对应旗标控制在无效状态下回应被预取之命令的输出。31.如申请专利范围第28项之资料处理器,其中上述滙流排控制器还具有命令解读部及位址计算部,上述命令解读部系解读预取之命令,当该命令为分支命令时,以上述位址计算部计算分支终端位址;当上述分支终端位址分支至比由上述命令执行手段执行之命令位址小的位址时,将中断命令预取;当上述分支终端位址分支至比由上述命令执行手段执行之命令位址大的位址时,将执行上述分支终端位址的命令预取。32.如申请专利范围第31项之资料处理器,当上述分支终端位址分支至比由上述命令执行手段执行之命令位址小的位址时,且分支终端位址之命令储存在上述快取记忆体内时,将储存于上述快取记忆体内之命令提供至上述命令执行手段;当分支终端位址之命令未储存在上述快取记忆体内时,预取命令至上述命令缓冲器内。图式简单说明:图1为同时显示本发明之一种资料处理系统及资料处理器的方块图。图2为内藏于资料处理器内之中央处理单元的位址图。图3为与图4共同显示以资料处理器提取及预取命令之控制程序的流程图。图4为与图3共同显示以资料处理器提取及预取命令之控制程序的流程图。图5为采用具有页面模式之快闪记忆体作为外部记忆体时,以该页面模式记忆/读取操作的计时图。图6为采用具有丛发操作之SDRAM作为外部记忆体时,该丛发/读取操作的计时图。图7为适用图1之资料处理器之行动电话系统的方块图。图8同时显示本发明之一种资料处理系统及资料处理器的方块图。图9为显示一种图8之丛发传输长度设定部的方块图。图10为显示以图9之丛发传输长度设定部设定丛发传输长度程序的流程图。图11为以图8之丛发传输长度设定部所设定之丛发传输长度一种变化的说明图。图12为与图13共同显示以资料处理器提取及预取命令之控制程序的流程图。图13为与图12共同显示以资料处理器提取及预取命令之控制程序的流程图。图14为同时显示本发明之一种资料处理系统及资料处理器的方块图。图15为同时显示本发明之一种资料处理系统及资料处理器的方块图。图16为显示具有图15之数个预取缓冲器时,以资料处理器提取命令及储存在命令缓冲器内之命令及向外部记忆体储存的计时图。图17为分别显示分支命令与非分支命令状况下之命令缓冲器操作的流程图。图18为同时显示本发明之一种资料处理系统及资料处理器的方块图。图19为显示具有图18之命令解码器时,包含分支命令检测之以资料处理器提取命令及储存于命令缓冲器内之命令及向外部记忆体存取的计时图。图20为同时显示本发明之一种资料处理系统及资料处理器的方块图。图21为显示具有图20之位址计算机时,包含分支命令检测之以资料处理器提取命令、储存于命令缓冲器内之命令及向外部记忆体存取的计时图。图22为同时显示本发明之一种资料处理系统及资料处理器的方块图。图23为显示具有图22之运算元提取功能时,包含运算元提取命令检测,其以资料处理器提取命令及储存于命令缓冲器内之命令及向外部记忆体存取的计时图。图24为同时显示本发明之一种资料处理系统及资料处理器的方块图。 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