| 主权项 |
1.一种用以存取一电脑系统中之一装置之架构,其包含:一第一滙流排;一第二滙流排;一控制装置,与该第一滙流排相连接且具有该第一滙流排之一主动装置及该第二滙流排之一从属控制装置;以及一I/O装置,具有该第二滙流排之一主动控制装置;其中该第二滙流排耦接该控制装置以及该I/O装置该I/O装置经由该第二滙流排传送该第二滙流排之一通讯协定所定义之一资料讯号至该控制装置之该第二滙流排之从属控制装置,驱使该第一滙流排之主动装置存取该装置。2.如申请专利范围第1项之架构,其中该第一滙流排系为一PCI滙流排。3.如申请专利范围第1项之架构,其中该第二滙流排系为一系统管理滙流排(SMB)。4.如申请专利范围第1项之架构,其中该控制装置更包含一资料缓冲器,用以暂存该第二滙流排之从属控制装置与该第一滙流排之主动装置间之一资料传输的资料。5.如申请专利范围第1项之架构,其中该I/O装置系为一区域网路配接卡。6.如申请专利范围第1项之架构,其中该I/O装置系为一除错卡。7.如申请专利范围第2项之架构,其中该控制装置系为一南桥控制晶片8.如申请专利范围第1项之架构,其中该控制装置系用以协调该电脑系统之一处理器、一主记忆体、一视讯绘图介面控制器与该第一滙流排间的资料传输。9.如申请专利范围第8项之架构,其中该控制装置系为一北桥控制晶片。10.如申请专利范围第9项之架构,其中该北桥控制晶片系与该处理器整合于一单晶片中。11.如申请专利范围第8项之架构,其中该装置系为该视讯绘图介面控制器。12.如申请专利范围第8项之架构,其中该装置系为该主记忆体。13.如申请专利范围第8项之架构,其中该装置系为该处理器。14.如申请专利范围第1项之架构,其中一另一装置系透过一第三滙流排以及一桥梁装置而与该第一滙流排相通讯,该I/O装置可藉由该资料讯号驱使该第一滙流排之主动装置存取该另一装置。15.如申请专利范围第14项之架构,其中该桥梁装置系整合于该控制装置中。16.如申请专利范围第14项之架构,其中该第三滙流排系为一ISA滙流排。17.如申请专利范围第14项之架构,其中该第三滙流排系为一LPC滙流排。18.如申请专利范围第1项之架构,其中该I/O装置产生一时脉讯号以及依据该时脉讯号传送该资料讯号至该第二滙流排之从属控制装置,回应于资料讯号中所包含之一命令与一资料,驱使该第一滙流排之主动装置存取该装置。19.一种用以存取一电脑系统中之一装置之架构,其包含:一第一滙流排;一第二滙流排;一第三滙流排;一第一控制装置,耦接于该第一滙流排及该第二滙流排,具有该第一滙流排之一主动装置以及该第三滙流排之一从属控制装置;一第二控制装置,耦接于该第二滙流排,用以协调该电脑系统之一处理器、一主记忆体、一视讯绘图介面控制器与该第二滙流排间的一资料传输,该第一控制装置与该第二控制装置间透过该第二滙流排进行资料传输;以及一I/O装置,具有该第三滙流排之一主动控制装置;其中该第三滙流排耦接该第一控制装置与该I/O装置,该I/O装置之该第三滙流排之主动控制装置经由该第三滙流排传送该第三滙流排之一通讯协定所定义之一资料讯号至第一控制装置之该第三滙流排之从属控制装置,驱使该第一滙流排之主动装置存取该装置。20.如申请专利范围第19项之架构,其中该第一滙流排系为一PCI滙流排。21.如申请专利范围第19项之架构,其中该第二滙流排系一V-Link滙流排。22.如申请专利范围第19项之架构,其中该第三滙流排系为一系统管理滙流排(SMB)。23.如申请专利范围第19项之架构,其中该第一控制装置更包含一资料缓冲器,用以暂存该第三滙流排之从属控制装置与该第一滙流排之主动装置间之一资料传输的资料。24.如申请专利范围第19项之架构,其中该I/O装置系为一区域网路配接卡。25.如申请专利范围第19项之架构,其中该I/O装置系为一除错卡。26.如申请专利范围第19项之架构,其中该第二控制装置系与该处理器整合于一单晶片中。27.如申请专利范围第19项之架构,其中该第一控制装置系为一南桥控制晶片,且该第二控制装置系为一北桥控制晶片。28.如申请专利范围第19项之架构,其中该装置系为该视讯绘图介面控制器。29.如申请专利范围第19项之架构,其中该装置系为该主记忆体。30.如申请专利范围第19项之架构,其中该装置系为该处理器。31.如申请专利范围第19项之架构,其中一另一装置系透过一第四滙流排以及一桥梁装置而与该第一滙流排相通讯,该I/O装置可藉由该资料讯号驱使该第一滙流排之主动装置存取该另一装置。32.如申请专利范围第31项之架构,其中该桥梁装置系整合于该第一控制装置中。33.如申请专利范围第19项之架构,其中该第一控制装置回应于该资料讯号中所包含之一命令与一资料,驱使该第一滙流排之主动装置存取该装置。34.如申请专利范围第31项之架构,其中该桥梁装置系整合于该第一控制装置中。35.如申请专利范围第31项之架构,其中该第四滙流排系为一ISA滙流排。36.如申请专利范围第31项之架构,其中该第四滙流排系为一LPC滙流排。37.一种控制晶片,耦接于一第一滙流排及一第二滙流排,该控制晶片透过该第二滙流排耦接一I/O装置,该I/O装置具有该第二滙流排之一主动控制装置,该控制晶片包含:一第一滙流排之主动装置;一第二滙流排介面,用以经由该第二滙流排与该第二滙流排之主动控制装置通讯;以及一第二滙流排之从属控制装置,用以接收来自该第二滙流排之主动控制装置所发出的一资料讯号,驱使该第一滙流排之主动装置存取耦接于该第一滙流排之一装置。38.如申请专利范围第37项之控制晶片,其中该控制晶片更包含一资料缓冲器,用以暂存该第二滙流排之从属控制装置与该第一滙流排之主动装置间之一资料传输的资料。39.如申请专利范围第37项之控制晶片,其中该第一滙流排系为一PCI滙流排。40.如申请专利范围第37项之控制晶片,其中该第二滙流排系为一系统管理滙流排(SMB)。41.如申请专利范围第37项之控制晶片 其中该控制晶片系为一南桥控制晶片。42.如申请专利范围第37项之控制晶片,其中该控制晶片系为一北桥控制晶片。43.如申请专利范围第37项之控制晶片,其中该I/O装置系为一区域网路配接卡。44.如申请专利范围第37项之控制晶片,其中该I/O装置系为一除错卡。45.如申请专利范围第37项之控制晶片,其中一另一装置系透过一第三滙流排以及一桥梁装置而与该第一滙流排相通讯,该控制晶片可回应于该资料讯号而驱使该第一滙流排之主动装置存取该另一装置。46.如申请专利范围第37项之控制晶片,其中该装置系为一视讯绘图介面控制器。47.如申请专利范围第37项之控制晶片,其中该装置系为一记忆体。48.如申请专利范围第37项之控制晶片,其中该装置系为一处理器。49.如申请专利范围第45项之控制晶片,其中该桥梁装置系整合于该控制晶片中。50.如申请专利范围第45项之控制晶片,其中该第三滙流排系为一ISA滙流排。51.如申请专利范围第45项之控制晶片,其中该第三滙流排系为一LPC滙流排。52.一种藉由一双线序列传输介面滙流排存取耦接于一第一滙流排之一装置的方法,该方法系包含下列步骤:产生一时脉讯号,并依据该时脉讯号自该双线序列传输介面滙流排之一主动控制装置,经由该双线序列传输介面滙流排传送该双线序列传输介面滙流排之一通讯协定所定义之一资料讯号;由具有该第一滙流排之一主动装置与该双线序列传输介面滙流排之一从属控制装置之一控制装置,接收该时脉讯号与该资料讯号;以及依据该资料讯号所包含之一命令与一资料,驱使该第一滙流排之主动装置依据该第一滙流排之一滙流排读∕写周期存取该装置。53.如申请专利范围第52项之方法,其中该双线序列传输介面系为一系统管理滙流排(SMB)。54.如申请专利范围第52项之方法,其中该双线序列传输介面滙流排之主动控制装置系整合于一I/O装置中。55.如申请专利范围第52项之方法,其中控制装置系为一南桥控制晶片。56.如申请专利范围第52项之方法,其中控制装置系为一北桥控制晶片。图式简单说明:图一图例显示根据本发明之一第一较佳实施例之电脑系统方块图;图二显示本发明之一第一较佳实施例之具有PCI主动装置之SMB从属装置存取PCI滙流排周边装置之暂存器的电路方块图;图三系为根据本发明之一第二较佳实施例之电脑系统方块图,在其中用以协调处理器、视讯绘图介面控制器以及主记忆体与PCI滙流排间的资料传输的第二控制装置,系做为用以存取周边装置与系统记忆体的控制装置;图四显示根据本发明之一第三较佳实施例之电脑系统方块图,在其中第二控制装置与第一控制装置系透过一专用滙流排互相通讯;以及图五显示根据本发明之一第四较佳实施例之电脑系统方块图,在其中第二控制装置系整合于处理器中。 |
