| 主权项 |
1.一种校正一记忆体装置之资料路径的方法,该方法包括:校正该记忆体装置的一第一资料路径,使该第一资料路径上出现之资料相对于一时脉信号对准,其中该时脉用以时脉输入该第一资料路径上的资料;以及校正该记忆体装置的一第二资料路径,使用来自第一资料路径之已校正资料使该第二资料路径上出现的资料相对于该时脉信号对准。2.如申请专利范围第1项之方法,进一步包括校正该记忆体装置的一第三资料路径,使用来自第一和第二资料路径之一的已校正资料将该第三资料路径上出现的资料相对于该时脉信号对准。3.如申请专利范围第2项之方法,其中该第三资料路径系使用来自第一资料路径之已校正资料加以校正。4.如申请专利范围第2项之方法,其中该第三资料路径系使用来自第二资料路径之已校正资料加以校正。5.如申请专利范围第1项之方法,其中第一资料路径系一命令滙流排的一旗标资料路径和一资料路径之一,而第二资料路径系该命令滙流排的旗标资料路径和一资料路径中的另一者。6.如申请专利范围第1项之方法,其中第一资料路径系一资料滙流排的一资料路径,而第二资料路径系该资料滙流排的另一资料路径。7.如申请专利范围第1项之方法,其中该第二资料路径之校正包括将来自第一资料路径之已校正资料与来自第二资料路径之未校正资料相比较,而且调整第二资料路径中的一延迟,以达成第一与第二资料路径其校正资料的重合。8.如申请专利范围第2项之方法,其中该第三资料路径之校正包括将来自第一和第二之一的已校正资料与来自第三资料路径的未校正资料相比较,而且调整第三资料路径中的一延迟,以达成第三资料路径及第一和第二资料路径之一其校正资料的重合。9.如申请专利范围第1项之方法,其中该第一资料路径之校正包括:执行一重覆之第一校正型样持续一段时间;将该第一校正型样应用于第一资料路径;以及使用该应用之第一校正型样和时脉信号将第一资料路径中的一延迟元件调整成一延迟値,其中该延迟値产生第一校正型样的一可靠侦测。10.如申请专利范围第9项之方法,进一步将该延迟元件设定成一开始之延迟値,使用该时脉信号抽样第一资料路径中之延迟元件的一输出,以及决定第一校正型样是否以该开始之延迟値可靠地侦测。11.如申请专利范围第10项之方法,其中如果该第一校正型样并未可靠地侦测,则该方法进一步包括将第一资料路径中之延迟値改变成另一延迟値,而且再度抽样该延迟元件之输出,以及决定第一校正型样是否可靠地侦测。12.如申请专利范围第11项之方法,其中如果该第一校正型样仍未可靠地侦测,则该方法进一步包括重覆改变延迟値设定,抽样及决定之动作,直到第一校正型样可靠地侦测为止。13.如申请专利范围第9项之方法,包括将第一资料路径之可调整延迟元件设定成一开始之延迟値,以该时脉信号抽样该可调整延迟元件之输出,以及决定第一校正型样是否可靠地侦测,而且以复数个可能延迟値重覆设定,抽样及决定动作,以决定延迟値中何者产生第一校正型样的可靠侦测。14.如申请专利范围第13项之方法,进一步包括选择延迟中产生第一校正型样的可靠侦测之一作为该延迟元件的一最终设定。15.如申请专利范围第14项之方法,其中选择大约位于产生第一校正型样之可靠侦测的该等延迟値其中心作为一延迟値之最终设定。16.如申请专利范围第1项之方法,其中该校正方法于该记忆体装置之电力开启及重置时执行。17.如申请专利范围第9项之方法,其中该第一校正型样系一2N位元型样。18.如申请专利范围第9项之方法,其中该第一校正型样系一2N-1位元型样。19.如申请专利范围第9项之方法,其中该第一校正型样系一储存之型样。20.如申请专利范围第9项之方法,其中该第一校正型样系一产生之型样。21.如申请专利范围第1项之方法,其中该时脉信号于本身之上升或下落边缘至少其一计时资料。22.如申请专利范围第1项之方法,其中该时脉信号同时于本身之上升及下落边缘计时资料。23.一种校正一记忆体装置之复数个资料路径之方法,包括:校正该记忆体装置的一第一资料路径,将该第一资料路径上出现之资料相对于一时脉信号对准,以时脉输入该第一资料路径上之资料的时序;以及校正该记忆体装置之剩余资料路径,使每一剩余资料路径上出现之资料与第一资料路径上的已校正资料对准,以达成第一和剩余资料路径之资料的串列及平行调正。24.如申请专利范围第23项之方法,其中该等剩余资料路径系藉由将每一剩余资料路径上之未校正资料与第一资料路径上的已校正资料相比较而加以校正,而且调整每一剩余资料路径中的一延迟元件,使每一剩余资料路径上之资料与第一资料路径上的已校正资料对准。25.如申请专利范围第24项之方法,其中每一剩余资料路径同时间校正成第一资料路径。26.如申请专利范围第23项之方法,其中至少某些剩余资料路径资料为一刚刚居先校正的资料路径。27.如申请专利范围第26项之方法,其中每一剩余资料路径均校正成一刚刚居先校正的资料路径。28.如申请专利范围第27项之方法,其中每一剩余资料路径系藉由将其未校正资料与一刚刚居先校正之资料路径上的已校正资料相比较而加以校正,而且调整剩余资料路径中的一延迟元件,使其资料与刚刚居先对准之资料路径上的已校正资料对准且相匹配。29.一种校正一记忆体电路其进来之资料路径的数位电路,包括:一进来之时脉信号路径,用以传输一时脉信号;一第一资料路径;一第二资料路径;连接的一控制逻辑电路,用以使第一资料路径上出现之资料与该时脉信号对准,该控制逻辑电路进一步藉由使第二资料路径上出现之资料对准第一资料路径上的已对准资料而使第二资料路径上出现之资料相对于该时脉信号对准。30.如申请专利范围第29项之数位电路,其中该控制电路包括一比较电路,用以将第一资料路径上出现之已对准资料与第二资料路径上出现的资料相比较,该控制电路使用该比较结果使第二资料路径上出现之资料相对于该时脉信号对准。31.如申请专利范围第30项之数位电路,进一步包括第一资料路径中的一第一延迟元件,该控制逻辑电路调整第一延迟元件的一延迟値,使第一资料路径中之资料相对于该时脉信号对准。32.如申请专利范围第31项之数位电路,进一步包括第二资料路径中的一第二延迟元件,该控制逻辑电路调整第二延迟元件的一延迟値,以响应该比较,使第二资料路径中之资料相对于该时脉信号对准。33.如申请专利范围第29项之数位电路,其中该时脉信号于其上升或下落边缘至少其一时脉输入第一和第二资料路径上出现的资料。34.如申请专利范围第29项之数位电路,其中该时脉信号同时于其上升和下落边缘时脉输入第一和第二资料路径上出现的资料。35.如申请专利范围第29项之数位电路,进一步包括一第三资料路径,其中连接该控制逻辑电路,使用来自第一和第二资料路径之已对准资料使第三资料路径上出现的资料相对于该时脉信号对准。36.如申请专利范围第35项之数位电路,其中该控制逻辑电路使用来自第一资料路径之已对准资料使第三资料路径上出现的资料相对于该时脉信号对准。37.如申请专利范围第35项之数位电路,其中该控制逻辑电路使用来自第二资料路径之已对准资料使第三资料路径上出现的资料相对于该信号对准。38.如申请专利范围第36项之数位电路,其中该控制电路包括一比较电路,用以将第一资料路径上出现之已对准资料与第三资料路径上出现的资料相比较,以及一逻辑电路,其根据该比较结果使第三资料路径上出现的资料相对于该时脉信号对准。39.如申请专利范围第37项之数位电路,其中该控制电路包括一比较电路,用以将第二资料路径上出现之已对准与第三资料路径上出现的资料相比较,以及一逻辑电路,其根据该比较结果使第三资料路径上出现的资料相对于该时脉信号对准。40.如申请专利范围第33项之数位电路,其中第一资料路径与第二资料路径相邻,而且第二资料路径与第三资料路径相邻。41.如申请专利范围第29项之数位电路,其中该第一和第二资料路径上出现之资料系具有偶数位元位置的一重覆位元型样。42.如申请专利范围第41项之数位电路,其中该位元型样包括加至一伪随机奇数位元位置的一额外位元。43.如申请专利范围第41项之数位电路,其中该位元型样为1111010110010000。44.如申请专利范围第29项之数位电路,进一步包括复数个其他资料路径和复数个各别之比较电路,其中每一各别比较电路将第一资料路径上出现之已对准资料与每一各别之其他资料路径上出现的资料相比较,该控制电路使用每一各别比较结果使每一各别之其他资料路径上出现的资料相对于该时脉信号对准。45.如申请专利范围第29项之数位电路,进一步包括复数个其他资料路径和复数个各别之比较电路,其中每一各别比较电路将相邻之其他资料路径上出现的前面已对准资料与每一各别之其他资料路径上出现的资料相比较,该控制电路后续使用每一各别比较结果使每一各别之其他资料路径上出现的资料相对于该时脉信号对准。46.如申请专利范围第44项之数位电路,进一步包括各别之其他资料路径中的复数个各别延迟元件,该控制逻辑电路调整每一各别延迟元件的一各别延迟値,以响应每一各别比较,使每一各别之其他资料路径上出现的资料对准该时脉信号。47.如申请专利范围第45项之数位电路,进一步包括各别之其他资料路径中的复数个各别延迟元件,该控制逻辑电路调整每一各别延迟元件的一各别延迟値,以响应每一各别比较,使每一各别之其他资料路径上出现的资料对准该时脉信号。48.一种半导体记忆体电路,包括:一记忆体模组:一连接至该记忆体模组的一记忆体控制器;以及一校正电路,用以校正进入该记忆体模组之资料,该校正电路包括:一进来之时脉信号路径,用以传输一时脉信号;一第一资料路径;一第二资料路径;连接的一控制逻辑电路,用以使第一资料路径上出现之资料相对于该时脉信号对准,该控制逻辑电路进一步藉由使第二资料路径上出现之资料对准第一资料路径上的已对准资料而使第二资料路径上出现之资料对准该时脉信号。49.如申请专利范围第48项之记忆体电路,其中该控制电路包括一比较电路,用以将第一资料路径上出现之已对准资料与第二资料路径上出现的资料相比较,该控制电路使用该比较结果使第二资料路径上出现之资料相对于该时脉信号对准。50.如申请专利范围第49项之记忆体电路,进一步包括第一资料路径上的一第一延迟元件,该控制逻辑电路调整第一延迟元件的一延迟値,使第一资料路径中之资料相对于该时脉信号对准。51.如申请专利范围第50项之记忆体电路,进一步包括第二资料路径中的一第二延迟元件,该控制逻辑电路调整第二延迟元件中的一延迟値,以响应该比较,使第二资料路径中之资料相对于该时脉信号对准。52.如申请专利范围第48项之记忆体电路,其中该时脉信号于其上升或下落边缘至少其一时脉输入第一和第二资料路径上出现的资料。53.如申请专利范围第48项之记忆体电路,其中该时脉信号同时于其上升和下落边缘时脉输入第一和第二资料路径出现的资料。54.如申请专利范围第48项之记忆体电路,进一步包括一第三资料路径,其中连接该控制逻辑电路,使用来自第一和第二资料路径之一的已对准资料使第三资料路径上出现的资料相对于该时脉信号对准。55.如申请专利范围第54项之记忆体电路,其中该控制逻辑电路使用来自第一资料路径之已对准资料使第三资料路径上出现的资料相对于该时脉信号对准。56.如申请专利范围第54项之记忆体电路,其中该控制逻辑电路使用来自第二资料路径之已对准资料使第三资料路径上出现的资料相对于该时脉信号对准。57.如申请专利范围第55项之记忆体电路,其中该控制电路包括一比较电路,用以将第一资料路径上出现之已对准资料与第三资料路径上出现的资料相比较,以及一逻辑电路,其根据该比较结果使第三资料路径上出现之资料对于该时脉信号对准。58.如申请专利范围第56项之记忆体电路,其中该控制电路包括一比较电路,用以将第二资料路径上出现之已对准资料与第三资料路径上出现的资料相比较,以及一逻辑电路,其根据该比较结果使第三资料路径上出现之资料相对于该时脉信号对准。59.如申请专利范围第58项之记忆体电路,其中第一资料路径与第二资料路径相邻,而且第二资料路径与第三资料路径相邻。60.如申请专利范围第48项之记忆体电路,其中该第一和第二资料路径上出现之资料系具有偶数位元位置的一重覆位元型样。61.如申请专利范围第60项之记忆体电路,其中该位元型样包括加至一伪随机奇数位元型样的一额外位元。62.如申请专利范围第60项之记忆体电路,其中该位元型样为1111010110010000。63.如申请专利范围第48项之记忆体电路,进一步包括复数个其他资料路径和复数个各别之比较电路,其中每一各别比较电路将第一资料路径上出现之已对准资料与每一各别之其他资料路径上出现的资料相比较,该控制电路使用每一各别比较结果使每一各别之其他资料路径上出现的资料相对于该时脉信号对准。64.如申请专利范围第48项之记忆体电路,进一步包括复数个其他资料路径和复数个各别之比较电路,其中每一各别比较电路将相邻之其他资料路径上出现的前面已对准资料与每一各别之其他资料路径上出现的资料相比较,该控制电路后续使用每一各别比较结果使每一各别之其他资料路径上出现的资料相对于该时脉信号对准。65.如申请专利范围第63项之记忆体电路,进一步包括各别之其他资料路径中的复数个各别延迟元件,该控制逻辑电路调整每一各别延迟元件的一各别延迟値,以响应每一各别比较,使每一各别之其他资料路径上出现的资料对准该时脉信号。66.如申请专利范围第64项之记忆体电路,进一步包括各别之其他资料路径中的复数个各别延迟元件,该控制逻辑电路调整每一各别延迟元件的一各别延迟値,以响应每一各别比较,使每一各别之其他资料路径上出现的资料对准该时脉信号。67.一种处理器式系统,包括:一处理器;连接至该处理器的一积体记忆体电路,该积体记忆体电路包括一校正电路,包括:一进来之时脉信号路径,用以传输一时脉信号;一第一资料路径;一第二资料路径;连接的一控制逻辑电路,用以使第一资料路径上出现之资料相对于该时脉信号对准,该控制逻辑电路进一步藉由使第二资料路径上出现之资料对准第一资料路径上的已对准资料而使第二资料路径上出现之资料相对于该时脉信号对准。68.如申请专利范围第67项之处理器式系统,其中该控制电路包括一比较电路,用以将第一资料路径上出现之已对准资料与第二资料路径上出现的资料相比较,该控制电路使用该比较结果使第二资料路径上出现之资料相对于该时脉信号对准。69.如申请专利范围第68项之处理器式系统,进一步包括第一资料路径中的一第一延迟元件,该控制逻辑电路调整该第一延迟元件的一延迟値,使第一资料路径中之资料相对于该时脉信号对准。70.如申请专利范围第69项之处理器式系统,进一步包括第二资料路径中的一第二延迟元件,该控制逻辑电路调整该第二延迟元件的一延迟値,以响应该比较,使第二资料路径中之资料相对于该时脉信号对准。71.如申请专利范围第67项之处理器式系统,其中该时脉信号于其上升或下落边缘至少其一时脉输入第一和第二资料路径上出现的资料。72.如申请专利范围第67项之处理器式系统,其中该时脉信号同时于其上升和下落边缘时脉输入第一和第二资料路径上出现的资料。73.如申请专利范围第67项之处理器式系统,进一步包括一第三资料路径,其中连接该控制逻辑电路,使用来自第一和第二资料路径之已对准资料使第三资料路径上出现的资料相对于该时脉信号对准。74.如申请专利范围第73项之处理器式系统,其中该控制逻辑电路使用来自第一资料路径之已对准资料使第三资料路径上出现的资料相对于该时脉信号对准。75.如申请专利范围第73项之处理器式系统,其中该控制逻辑电路使用来自第二资料路径之已对准资料使第三资料路径上出现的资料相对于该信号对准。76.如申请专利范围第74项之处理器式系统,其中该控制电路包括一比较电路,用以将第一资料路径上出现之已对准资料与第三资料路径上出现的资料相比较,以及一逻辑电路,其根据该比较方法使第三资料路径上出现的资料相对于该时脉信号对准。77.如申请专利范围第75项之处理器式系统,其中该控制电路包括一比较电路,用以将第二资料路径上出现之已对准与第三资料路径上出现的资料相比较,以及一逻辑电路,其根据该比较方法使第三资料路径上出现之资料相对于该时脉信号对准。78.如申请专利范围第77项之处理器式系统,其中第一资料路径与第二资料路径相邻,而且第二资料路径与第三资料路径相邻。79.如申请专利范围第67项之处理器式系统,其中该第一和第二资料路径上出现之资料系具有偶数位元位置的一重覆位元型样。80.如申请专利范围第79项之处理器式系统,其中该位元型样包括加至一伪随机奇数位元位置的一额外位元。81.如申请专利范围第79项之处理器式系统,其中该位元型样为1111010110010000。82.如申请专利范围第67项之处理器式系统,进一步包括复数个其他资料路径和复数个各别比较电路,其中每一各别比较电路将第一资料路径上出现之已对准资料与每一各别之其他资料路径上出现的资料相比较,该控制电路使用每一各别比较结果使每一各别之其他资料路径上出现的资料相对于该时脉信号对准。83.如申请专利范围第67项之处理器式系统,进一步包括复数个其他资料路径和复数个各别比较电路,其中每一各别比较电路将相邻之其他资料路径上出现的前面已对准资料与每一各别之其他资料路径上出现的资料相比较,该控制电路后续使用每一各别比较结果使每一各别之其他资料路径上出现的资料相对于该时脉信号对准。84.如申请专利范围第82项之处理器式系统,进一步包括各别之其他资料路径中的复数个各别延迟元件,该控制逻辑电路调整每一各别延迟元件的一各别延迟値,以响应每一各别比较,使每一各别之其他资料路径上出现的资料对准该时脉信号。85.如申请专利范围第83项之处理器式系统,进一步包括各别之其他资料路径中的复数个各别延迟元件,该控制逻辑电路调整每一各别延迟元件的一各别延迟値,以响应每一各别比较,使每一各别之其他资料路径上出现的资料对准该时脉信号。86.一种嵌式记忆体处理器式系统,包括:一处理器;于如同该处理器的一相同之积体电路上形成的一记忆体电路,该记忆体电路包括一校正电路,包括:一进来之时脉信号路径,用以传输一时脉信号;一第一资料路径;一第二资料路径;连接的一控制逻辑电路,用以使第一资料路径上出现之资料相对于该时脉信号对准,该控制逻辑电路进一步藉由使第二资料路径上出现之资料对准第一资料路径上的已对准资料而使第二资料路径上出现之资料对准该时脉信号。87.如申请专利范围第85项之嵌式记忆体处理器式系统,其中该控制电路包括一比较电路,用以将第一资料路径上出现之已对准资料与第二资料路径上出现的资料相比较,该控制电路使用该比较结果使第二资料路径上出现之资料相对于该时脉信号对准。88.如申请专利范围第87项之嵌式记忆体处理器式系统,进一步包括第一资料路径上的一第一延迟元件,该控制逻辑电路调整第一延迟元件的一延迟値,使第一资料路径中之资料相对于该时脉信号对准。89.如申请专利范围第88项之嵌式记忆体处理器式系统,进一步包括第二资料路径中的一第二延迟元件,该控制逻辑电路调整第二延迟元件中的一延迟値,以响应该比较,使第二资料路径中之资料相对于该时脉信号对准。90.如申请专利范围第86项之嵌式记忆体处理器式系统,其中该时脉信号于其上升或下落边缘至少其一时脉输入第一和第二资料路径上出现的资料。91.如申请专利范围第86项之嵌式记忆体处理器式系统,其中该时脉信号同时于其上升和下落边缘时脉输入第一和第二资料路径出现的资料。92.如申请专利范围第86项之嵌式记忆体处理器式系统,进一步包括一第三资料路径,其中连接该控制逻辑电路,使用来自第一和第二资料路径之一的已对准资料使第三资料路径上出现的资料相对于该时脉信号对准。93.如申请专利范围第92项之嵌式记忆体处理器式系统,其中该控制逻辑电路使用来自第一资料路径之已对准资料使第三资料路径上出现的资料相对于该时脉信号对准。94.如申请专利范围第92项之嵌式记忆体处理器式系统,其中该控制逻辑电路使用来自第二资料路径资讯已对准资料使第三资料路径上出现的资料相对于该时脉信号对准。95.如申请专利范围第93项之嵌式记忆体处理器式系统,其中该控制电路包括一比较电路,用以将第一资料路径上出现之已对准资料与第三资料路径上出现的资料相比较,以及一逻辑电路,其根据该比较结果使第三资料路径上出现之资料对于该时脉信号对准。96.如申请专利范围第94项之嵌式记忆体处理器式系统,其中该控制电路包括一比较电路,用以将第二资料路径上出现之已对准资料与第三资料路径上出现的资料相比较,以及一逻辑电路,其根据该比较结果使第三资料路径上出现之资料相对于该时脉信号对准。97.如申请专利范围第96项之嵌式记忆体处理器式系统,其中第一资料路径与第二资料路径相邻,而且第二资料路径与第三资料路径相邻。98.如申请专利范围第86项之嵌式记忆体处理器式系统,其中该第一和第二资料路径上出现之资料系具有偶数位元位置的一重覆位元型样。99.如申请专利范围第98项之嵌式记忆体处理器式系统,其中该位元型样包括加至一伪随机奇数位元型样的一额外位元。100.如申请专利范围第98项之嵌式记忆体处理器式系统,其中该位元型样为1111010110010000。101.如申请专利范围第86项之嵌式记忆体处理器式系统,进一步包括复数个其他资料路径和复数个各别比较电路,其中每一各别比较电路将第一资料路径上出现之已对准资料与每一各别之其他资料路径上出现的资料相比较,该控制电路使用每一各别比较结果使每一各别之其他资料路径上出现的资料相对于该时脉信号对准。102.如申请专利范围第86项之嵌式记忆体处理器式系统,进一步包括复数个其他资料路径和复数个各别比较电路,其中每一各别比较电路将相邻之其他资料路径上出现的前面已对准资料与每一各别之其他资料路径上出现的资料相比较,该控制电路后续使用每一各别比较结果使每一各别之其他资料路径上出现的资料相对于该时脉信号对准。103.如申请专利范围第101项之嵌式记忆体处理器式系统,进一步包括各别之其他资料路径中的复数个各别延迟元件,该控制逻辑电路调整每一各别延迟元件的一各别延迟値,以响应每一各别比较,使每一各别之其他资料路径上出现的资料对准该时脉信号。104.如申请专利范围第102项之嵌式记忆体处理器式系统,进一步包括各别之其他资料路径中的复数个各别延迟元件,该控制逻辑电路调整每一各别延迟元件的一各别延迟値,以响应每一各别比较,使每一各别之其他资料路径上出现的资料对准该时脉信号。图式简单说明:图1举例说明于一记忆体装置其四个不同之进来资料路径上进来的原始资料;图2举例说明于图1所示之不同资料路径上进来之资料位元的一串列调正;图3举例说明可与本发明连用的一SLDRAM滙流排拓朴;图4举例说明图3所示之SLDRAM模组的一部分;图5举例说明一简化时序图,其中举例说明图4电路作业中所使用之时序信号的一部分;图6举例说明用以使图3 SLDRAM系统的一资料路径同步化之同步化技术的一图形例子;图7举例说明本发明所使用之可接受同步化延迟値的一型样;图8举例说明于图1所示进来之资料路径上其资料的串列及平行调正;图9举例说明实行本发明一第一具体实施例的一示范电路;图10举例说明实行本发明一第二具体实施例的一示范电路;图11系产生可用于本发明的一2N16位元码的一代表电路;图12举例说明使用一记忆体装置的一处理器式系统,其中该记忆体装置利用根据本发明之校正结构和处理方法。 |
