| 主权项 |
1.一种双向全摆动电压转发器,实施在积体电路之 信号线上,包含: 第一致能节点,用于提供第一致能信号; 第二致能节点,用于提供第二致能信号; 第一全摆动单向转发器电路耦接在该信号线之第 一部份及该信号线之第二部份间,当该第一致能信 号致能时,该第一全摆动单向转发器架构来自该信 号线之第一部份传送第一全摆动信号到该信号线 之第二部份; 第二全摆动单向转发器电路耦接在该信号线之第 一部份及该信号线之第二部份间;当该第二致能信 号致能时,该第二全摆动单向转发器电路架构来自 该信号线之第二部份传送到该信号线之第一部份; 其中当该第一致能信号及该第二致能信号去能时, 该第一全摆动单向转发器电路及该第二全摆动单 向转发器电路三态化。2.如申请专利范围第1项之 双向全摆动电压转发器,其中该信号线表示在该积 体电路中之高电容性信号线。3.如申请专利范围 第1项之双向全摆动电压转发器,其中该积体电路 是记忆体积体电路,而该信号线表示用于自记忆体 格读取资料及写入资料之资料线。4.如申请专利 范围第1项之双向全摆动电压转发器,其中该积体 电路是动态随机存取记忆体电路(DRAM),而该信号线 表示双向RWD线。5.如申请专利范围第1项之双向全 摆动电压转发器,其中该积体电路是动态随机存取 记忆体电路(DRAM),而该信号线配置在第一驱动器/ 接收器对及第二驱动器/接收器对之间。6.如申请 专利范围第1项之双向全摆动电压转发器,其中该 全摆动单向转发器电路包括: 第一反相器,耦接到该信号线之第一部份; 第一反相三态缓冲器,耦接来接收该第一反相器之 输出;当该第一致能信号致能时,该第一反相三态 缓冲器架构为致能;当该第一致能信号去能时,该 第一反相三态缓冲器架构为三态化,该第一反相三 态缓冲器之输出耦接到该信号线之第二部份。7. 如申请专利范围第6项之双向全摆动电压转发器, 其中该第二全摆动转发器电路包括: 第二反相器,耦接到该信号线之第二部份; 第二反相三态缓冲器,耦接来接收该第二反相器之 输出;当该第二致能信号致能时,该第二反相三态 缓冲器架构为致能;当该第二致能信号去能时,该 第二反相三态缓冲器架构为三态化,该第二反相三 态缓冲器之输出耦接到该信号线之第一部份。8. 如申请专利范围第7项之双向全摆动电压转发器, 其中该第一反相器、该第二反相器、该第一反相 三态缓冲器及该第二反相三态缓冲器在全摆动电 压位准上作业。9.如申请专利范围第1项之双向全 摆动电压转发器,其中该第一全摆动单向转发器电 路包括: 第一反相器,耦接到该信号线之第一部份; 第二反相器,耦接来接收该第一反相器之输出; 第一传输闸,耦接来接收该第二反相器之输出;当 该第一致能信号致能时,该第一反相三态缓冲器架 构为致能;当该第一致能信号去能时,该第一反相 三态缓冲器架构为去能;该第一传输闸之输出耦接 到该信号线之第二部份。10.如申请专利范围第9项 之双向全摆动电压转发器,其中该第二全摆动单向 转发器电路包括: 第三反相器,耦接到该信号线之第二部份; 第四反相器,耦接来接收该第三反相器之输出; 第二传输闸,耦接来接收该第四反相器之输出;当 该第二致能信号致能时,该第二传输闸架构为致能 ;当该第二致能信号去能时,该第二传输闸架构为 去能;该第二传输闸之输出耦接到该信号线之第一 部份。11.如申请专利范围第10项之双向全摆动电 压转发器,其中该第一反相器、该第二反相器、该 第三反相器、该第四反相器、该第一传输闸、及 该第二传输闸在全摆动电压位准上作业。12.如申 请专利范围第1项之双向全摆动电压转发器,其中 该第一全摆动单向转发器电路包括: 第一p-型FET,具有第一p-型FET闸极、第一p-型FET汲极 及第一p-型FET源极;该第一p-型FET闸极耦接到该信 号线之第一部份,该第一p-型FET汲极及该p-型FET源 极中之一极耦接到全摆动电压源,该第一p-型FET汲 极及该p-型FET源极中之另一极耦接到第一节点; 第一n-型FET,具有第一n-型FET闸极、第一n-型FET汲极 及第一n-型FET源极;该第一n-型FET闸极耦接到该信 号线之第一部份;该第一n-型FET汲极及该第一n-型 FET源极中之一极耦接到VSS源,该第一n-型FET汲极及 该n-型FET源极中之另一极耦接到第二节点; 传输闸,耦接在该第一节点及该第二节点之间;当 该致能信号致能时,该传输闸架构为致能;当该第 一致能信号去能时,该第一传输闸架构为去能; 第二p-型FET,具有第二p-型FET闸极、第二p-型FET汲极 及第二p-型FET源极;该第二p-型FET闸极耦接到该第 一节点;该第二p-型FET汲极及该p-型FET源极中之一 极耦接到该全摆动电压源;该第二p-型FET汲极及该p -型FET源极中之另一极耦接到该信号线之第二部份 ;及 第二n-型FET,具有第二n-型FET闸极、第二n-型FET汲极 及第二n-型FET源极;该第二n-型FET闸极耦接到该第 二节点,该第二n-型FET汲极及该第二n-型FET源极中 之一极耦接到该VSS源,该第二n-型FET汲极及该n-型 FET源极中之另一极耦接到该信号线之第二部份。 13.如申请专利范围第12项之双向全摆动电压转发 器,进一步包含: 第三p-型FET,具有第三p-型FET闸极、第三p-型FET汲极 及第三p-型FET源极,该第三p-型FET闸极耦接到该第 一致能节点,该第三p-型FET汲极及该p-型FET源极中 之一极耦接到全摆动电压源,该第三p-型FET汲极及 该p-型FET源极中之另一极耦接到该第二节点; 第三n-型FET,具有第三n-型FET闸极、第三n-型FET汲极 及第三n-型FET源极,该第三n-型FET闸极耦接到和该 第一致能信号互补之信号,该第三n-型FET汲极及该 第三n-型FET源极中之一极耦接到该VSS源,该n-型FET 汲极及该n-型FET源极中之另一极耦接到第二节点 。14.如申请专利范围第1项之双向全摆动电压转发 器,其中该第一全摆动单向转发器电路包括: 第一反相器,具有第一反相器输入及第一反相器输 出,该第一反相器耦接到该信号线之第一部份; 第一传输闸,具有第一传输闸端及第二传输闸端; 该第一传输闸端耦接到该第一反相器输出;该第一 传输闸耦接到第一反相器输出;当该第一致能信号 致能时,该第一传输闸架构为致能;当该第一致能 信号去能时,该第一传输闸架构为去能; 第二传输闸,具有第三传输闸端及第四传输闸端; 该第三传输闸端耦接到该第一反相器输出;该第一 传输闸耦接到第一反相器输出;当该第一致能信号 致能时,该第二传输闸架构为致能;当该第一致能 信号去能时,该第二传输闸架构为去能; 第一p-型FET,具有第一p-型FET闸极、第一p-型FET汲极 及第一p-型FET源极;该第一p-型FET闸极耦接到该第 二传输闸端;该第一p-型FET汲极及该p-型FET源极中 之一极耦接到全摆动电压源,该第一p-型FET汲极及 第一该p-型FET源极中之另一极耦接到该信号线之 第二部份;及 第一n-型FET,具有第一n-型FET闸极、第一n-型FET汲极 及第一n-型FET源极,该第一n-型FET闸极耦接到该第 四传输闸端,该第一n-型FET汲极及该第一n-型FET源 极中之一极耦接到VSS源,该第一n-型FET汲极及该第 一n-型FET源极中之另一极耦接到该信号线之第二 部份。15.如申请专利范围第14项之双向全摆动电 压转发器,进一步包含: 第三p-型FET,具有第三p-型FET闸极、第三p-型FET汲极 及第三p-型FET源极,该第三p-型FET闸极耦接到该第 一致能节点,该p-型FET汲极及该p-型FET源极中之一 极耦接到全摆动电压源,该第三p-型FET汲极及该p- 型FET源极中之另一极耦接到该第二传输端;及 第三n-型FET,具有第三n-型FET闸极、第三n-型FET汲极 及第三n-型FET源极,该第三n-型FET闸极耦接到和该 第一致能信号互补之信号;该第三n-型FET汲极及该 第三n-型FET源极中之一极耦接到该VSS源,该第三n- 型FET汲极及该第三n-型FET源极中之另一极耦接到 该第四传输端。16.一种记忆体积体电路,其具有双 向全摆动电压转发器实施在双向资料信号线上,该 记忆体积体电路包含: 第一致能节点,用于提供第一致能信号; 第二致能节点,用于提供第二致能信号; 第一全摆动单向转发器电路,耦接在该双向资料信 号线之第一部份及该双向资料信号线之第二部份 两者间;当第一致能信号致能时,该第一全摆动单 向转发器架构来自该双向资料信号线之第一部份 传送第一全摆动信号到该双向资料信号线之第二 部份; 第二全摆动单向转发器电路,耦接在该双向资料信 号线之第一部份及该双向资料信号线之第二部份 两者间;当该第二致能信号致能时,该第二全摆动 单向转发器电路架构来自该双向资料信号线之第 二部份传送第二全摆动信号到该双向资料信号线 之第一部份; 其中当该第一致能信号及该第二致能信号去能时, 该第一全摆动转发器电路及该第二全摆动转发器 电路三态化;当该第二致能信号致能时,该第一全 摆动单向转发器电路三态化;当该第一致能信号致 能时,该第二全摆动单向转发器电路三态化。17.如 申请专利范围第16项之记忆体积体电路,其中该记 忆体积体电路是动态随机存取记忆体电路(DRAM),而 该双向资料信号线表示双向RWD线。18.如申请专利 范围第16项之记忆体积体电路,其中该体电路是动 态随机存取记忆体电路(DRAM),而该双向资料信号线 配置在第一驱动器/接收器对及第二驱动器/接收 器对两者间。19.如申请专利范围第16项之记忆体 积体电路,其中该第一全摆动单向转发器电路,包 括: 第一反相器,耦接到该双向资料信号线之第一部份 ; 第一反相三态缓冲器,耦接来接收该第一反相器之 输出;当该第一致能信号致能时,该第一反相三态 缓冲器架构为致能;当该第一致能信号去能时,该 第一反相三态缓冲器架构为三态化,该第一反相三 态缓冲器之输出耦接到该双向资料信号线之第二 部份。20.如申请专利范围第19项之记忆体积体电 路,其中该第二全摆动转发器电路,包括: 第二反相器,耦接到该双向资料信号线之第二部份 ; 第二反相三态缓冲器,耦接来接收该第二反相器之 输出;当该第二致能信号致能时,该第二反相三态 缓冲器架构为致能;当该第二致能信号去能时,该 第二反相三态缓冲器架构为三态化,该第二反相三 态缓冲器之输出耦接到该双向资料信号线之第一 部份。21.如申请专利范围第20项之记忆体积体电 路,该第一反相器、该第二反相器、该第一反相三 态缓冲器、及该第二反相三态缓冲器在全摆动电 压位准上作业。22.如申请专利范围第16项之记忆 体积体电路,其中该第一全摆动单向转发器电路, 包括: 第一反相器,耦接到该双向资料信号线之第一部份 ; 第二反相器,耦接来接收该第一反相器之输出; 第一传输闸,耦接来接收该第二反相器之输出;当 该第一致能信号致能时,该第一反相三态缓冲器架 构为致能;当该第一致能信号去能时,该第一反相 三态缓冲器架构为去能;该第一传输闸之输出耦接 到该双向资料信号线之第二部份。23.如申请专利 范围第22项之记忆体积体电路,其中该第二全摆动 单向转发器电路包括: 第三反相器,耦接到该双向资料信号线之第二部份 ; 第四反相器,耦接来接收该第三反相器之输出; 第二传输闸,耦接来接收该第四反相器之输出;当 该第二致能信号致能时,该第二传输闸架构为致能 ;当该第二致能信号去能时,该第二传输闸架构为 去能;该第二传输闸之输出耦接到该双向资料信号 线之第一部份。24.如申请专利范围第23项之记忆 体积体电路,其中该第一反相器、该第二反相器、 该第三反相器、该第四反相器、该第一传输闸及 该第二传输闸在全摆动电压位准上作业。25.如申 请专利范围第16项之记忆体积体电路,其中该第一 全摆动单向转发器电路包括: 第一p-型FET,具有第一p-型FET闸极、第一p-型FET汲极 及第一p-型FET源极;该第一p-型FET闸极耦接到该双 向资料信号线之第一部份,该第一p-型FET汲极及该p -型FET源极中之一极耦接到全摆动电压源,该第一p- 型FET汲极及该p-型FET源极中之另一极耦接到第一 节点; 第一n-型FET,具有第一n-型FET闸极、第一n-型FET汲极 及第一n-型FET源极;该第一n-型FET闸极耦接到该双 向资料信号线之第一部份;该第一n-型FET汲极及该 第一n-型FET源极中之另一极耦接到第二节点; 传输闸,耦接在该第一节点及该第二节点两者间; 当该第一致能信号致能时,该传输闸架构为致能; 当该第一致能信号去能时,该第一传输闸架构为去 能; 第二p-型FET,具有第二p-型FET闸极、第二p-型FET汲极 及第二p-型FET源极;该第二p-型FET闸极耦接到该第 一节点;该第二p-型FET汲极及该p-型FET源极中之一 极耦接到该全摆动电压源,该第二p-型FET汲极及该p -型FET源极中之另一极耦接到该双向资料信号线之 第二部份;及 第二n-型FET,具有第二n-型FET闸极、第二n-型FET汲极 及第二n-型FET源极;该第二n-型FET闸极耦接到该第 二节点;该第二n-型FET汲极及该第二n-型FET源极中 之一极耦接到该VSS源,该第二n-型FET汲极及该n-型 FET源极中之另一极耦接到该双向资料信号线之第 二部份。26.如申请专利范围第25项之记忆体积体 电路,包含: 第三p-型FET,具有第三p-型FET闸极、第三p-型FET汲极 及第三p-型FET源极;该第三p-型FET闸极耦接到该第 一致能节点;该第三p-型FET汲极及该p-型FET源极中 之另一极耦接到全摆动电压源,该第三p-型FET汲极 及该p-型FET源极中之另一极耦接到该第二节点; 第三n-型FET,具有第三n-型FET闸极、第三n-型FET汲极 及第三n-型FET源极;该第三n-型FET闸极耦接到和该 第一致能信号互补之信号;该第三n-型FET汲极及该 第三n-型FET源极中之一极耦接到该VSS源,该第三n- 型FET汲极及该n-型FET源极中之另一极耦接到第二 节点。27.如申请专利范围第16项之记忆体积体电 路,其中该第一全摆动单向转发器电路包括: 第一反相器,具有第一反相器输入及第一反相器输 出,该第一反相器输入耦接到该双向资料信号线之 第一部分; 第一传输闸,具有第一传输闸端及第二传输闸端; 该第一传输闸端耦接到该第一反相器输出;该第一 传输闸耦接到该第一反相器输出;当该第一致能信 号致能时,该传输闸架构为致能;当该第一致能信 号去能时,该第一传输闸架构为去能; 第二传输闸,具有第三传输闸端及第四传输闸端; 该第三传输闸端耦接到该第一反相器输出;该第一 传输闸耦接到第一反相器输出;当该第一致能信号 致能时,该第二传输闸架构为致能;当该第一致能 信号去能时,该第二传输闸架构为去能; 第一p-型FET,具有第一p-型FET闸极、第一p-型FET汲极 及第一p-型FET源极;该第一p-型FET闸极耦接到该第 二传输闸端;该第一p-型FET汲极及该p-型FET源极中 之一极耦接到全摆动电压源;该第一p-型FET汲极及 该p-型FET源极中之另一极耦接到该双向资料信号 线之第二部份;及 第一n-型FET,具有第一n-型FET闸极、第一n-型FET汲极 及第一n-型FET源极;该第一n-型FET闸极耦接到该第 四传输闸端;该第一n-型FET汲极及该第一n-型FET源 极中之一极耦接到VSS源,该第一n-型FET汲极及该n- 型FET源极中之另一极耦接到该双向资料信号线之 第二部份。28.如申请专利范围第27项之记忆体积 体电路,进一步包含: 第三p-型FET,具有第三p-型FET闸极、第三p-型FET汲极 及第三p-型FET源极;该第三p-型FET闸极耦接到该第 一致能节点;该第三p-型FET汲极及该p-型FET源极中 之一极耦接到全摆动电压源;该第三p-型FET汲极及 该p-型FET源极中之另一极耦接到该第二传输端;及 第三n-型FET,具有第三n-型FET闸极、第三n-型FET汲极 及第三n-型FET源极;该第三n-型FET闸极耦接到和该 第一致能信号互补之信号;该第三n-型FET汲极及该 第三n-型FET源极中之一极耦接到该VSS源;该第三n- 型FET汲极及该n-型FET源极中之另一极耦接到该第 四传输端。29.一种在积体电路信号线上实施双向 全摆动电压转发器之方法,包含下列步骤: 提供第一致能节点,该第一致能节点架构来提供第 一致能信号; 提供第二致能节点,该第二致能节点架构来提供第 二致能信号; 提供第一全摆动单向转发器电路耦接在该信号线 之第一部份及该信号线之第二部份两者间;当该第 一致能信号致能时,该第一全摆动单向转发器架构 来自该信号线之第一部份传送第一全摆动信号到 该信号线之第二部份; 提供第二全摆动单向转发器电路耦接在该信号线 之第一部份及该信号线之第二部份两者间;当该第 二致能信号致能时,该第二全摆动单向转发器架构 来自该信号线之第二部份传送第二全摆动信号到 该信号线之第一部份; 其中当该第一致能信号及该第二致能信号去能时, 该第一全摆动单向转发器电路及第二全摆动单向 转发器电路三态化。30.如申请专利范围第29项之 方法,其中该信号线表示在该积体电路中之高电容 性信号线。31.如申请专利范围第29项之方法,其中 该积体电路是一种记忆体积体电路,而该信号线表 示用于自记忆体格来读取资料及写入资料之资料 线。32.如申请专利范围第29项之方法,其中该积体 电路是一种动态随机存取记忆体电路(DRAM),而该信 号线表示双向RWD线。33.如申请专利范围第29项之 方法,其中该积体电路是一种动态随机存取记忆体 电路(DRAM),而该信号线配置在第一驱动器/接收器 对及第二驱动器/接收器对两者间。图式简单说明 : 第1图图示范例之信号线,表示在典型积体电路中 可发现之信号导体; 第2图说明第1图信号线,其具有单向转发器来降低 其传送延迟; 第3图表示根据本发明其一实施例之简化全摆动双 向三态缓冲电路,能作用为全摆动电压双向转发器 电路; 第4图表示更详细及根据本发明其一实施例之全摆 动双向三态缓冲电路,能作用为全摆动电压双向转 发器电路; 第5至7图图示根据本发明各种实施例之全摆动电 压双向三态缓冲电路的各种替代架构,能作用为全 摆动电压双向转发器电路; 第8图为便于说明图示包括RWD线之范例DRAM架构的 图解说明;及 第9图图示第8图之DRAM架构的图解说明,包括根据本 发明其一实施例来实施在RWD线上之双向转发器。 |
